第二章 8086系统结构[2-3]

There’salwaysmoretolearn,andtherearealwaysbetterwaystodowhatyou’vedonebefore.—DONANLDE.KNUTH微型计算机原理与接口技术第二讲佘青山[e-mail]2第二章8086系统结构80x86系列微处理器是8086的延伸8086CPU结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序内容提要3§2-58086CPU时序主要内容概述系统的复位和启动最小模式下的总线操作最小模式下的总线保持4§2-58086CPU时序一、概述时序就是指系统中各总线信号（即地址、数据和控制信号）产生的先后次序。学习总线操作时序对接口电路设计是至关重要的。帮助深入了解执行指令的过程，准确地掌握CPU与存储器、CPU与I/O设备以及I/O设备之间的操作定时关系在程序设计时了解时序有助于选择适当的指令，优化程序设计在计算机实时控制系统设计中要利用时序完成实时操作5§2-58086CPU时序相关概念介绍主频、外频、倍频系数时钟周期总线周期指令周期时序时序图6§2-58086CPU时序1、主频、外频、倍频系数（1）计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现。（2）CPU所有的操作都以时钟信号为基准。CPU按严格的时间标准发出地址，控制信号。存储器、接口也按严格的时间标准发出或接收数据。T1T2T3T4…CLK7§2-58086CPU时序1、主频、外频、倍频系数（3）CPU的主频（内频）：CPU的内部工作频率。主频是表示CPU工作速度的重要指标在CPU其它性能指标相同时，主频越高，CPU的速度越快（4）CPU的外频（系统频率）：CPU的外部总线频率。（5）倍频系数：CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同从80486DX2开始，CPU的主频和外频不再相同。将外频按一定的比例倍频后得到CPU的主频，即CPU主频＝外频×倍频系数（6）PC机各子系统（存储系统、显示系统、总线等）时钟：由系统频率按照一定的比例分频得到。8§2-58086CPU时序9§2-58086CPU时序1、主频、外频、倍频系数（7）外频性能指标频率f：1秒内的脉冲个数周期T＝1/f占空比：高电平在一个周期中的比例TCLK10§2-58086CPU时序2、时钟周期（ClockCycle）8086CPU内部的逻辑操作以及与外部存储器和I/O交换数据进行的总线操作全部由CPU的时钟来定时的。时钟周期：每两个时钟脉冲上升（下降）沿之间的时间间隔，也称为T状态。每个T状态是8086中处理动作的最小单位。它等于CPU的时钟频率的倒数。设8086CPU的主频为5MHz，一个时钟周期为200ns。T11§2-58086CPU时序3、总线周期（BusCycle）总线操作：CPU为了读取指令或传送数据，通过总线接口部件BIU完成一次访问存储器或I/O端口的操作。总线周期：CPU完成一次总线操作所需要的时间。也称总线操作周期或者BIU总线周期。在8086/8088CPU中，一个总线周期至少包括4个时钟周期。T1T2T3T4TiTiT1T2T3TwTwTwT4TiTi总线周期总线周期若干个1~2个12§2-58086CPU时序3、总线周期基本的总线周期由4个T状态组成。记为：T1、T2、T3、T4。一般情况下，在总线周期的T1状态传送地址，T2~T4状态传送数据。具体含义如下：（1）T1状态：输出地址信息并锁存；（2）T2状态：撤销地址，为传送数据做准备。（在T2状态，CPU从总线上将地址信息撤销，读操作时，使以后要呈现数据信息的低16位变成高阻态，为传送数据做准备；写操作时，数据立即有效）；（3）T3状态：如果外部准备好，则数据稳定在总线上；（4）T4状态：读/写总线上的数据，总线周期结束。等待时钟周期Tw：在总线周期的T3和T4之间插入，总线处于等待状态空闲时钟周期Ti：在两个总线周期之间插入，总线处于空闲状态T1T2T3T4TiTiT1T2T3TwTwTwT4TiTi总线周期总线周期若干个1~2个13§2-58086CPU时序4、指令周期（InstructionCycle）指令周期：完成一条指令所需要的时间。它由几个总线周期组成。示例：总线周期总线周期总线周期指令周期(取指）(读存储器)(写存储器)时钟周期(T状态)14§2-58086CPU时序4、指令周期注意：8086中不同指令的指令周期是不等长的。同一类型的指令，由于操作数不同，指令周期也不同。例：MOVBX,AX2个时钟周期MOVAX,[1000H]10个时钟周期MULBL70～77个时钟周期MOV[BX],AX14个时钟周期15§2-58086CPU时序4、指令周期执行指令的过程中，需要从存储器或I/O端口读取或存放数据。故一个指令周期通常包含若干个总线周期。例1：MOVBX,AX；包含：取指令例2：ADD[BX],AX包含：（1）取指令（2）取（DS:BX）内存单元操作数存储器读周期（3）存放结果到（DS:BX）内存单元存储器写周期16§2-58086CPU时序例：微机A和微机B采用主频不同的CPU芯片，在片内逻辑电路完全相同的情况下，若A机的CPU主频为8MHz，B机为12MHz，且已知每台机器的总线周期平均含有4个时钟周期，A机的平均指令执行速度为0.4MIPS（MillionInstructionsPerSecond），那么该机的平均指令周期为多少微秒，每个指令周期含有几个总线周期？B机的平均指令执行速度为多少MIPS？解：（1）A机的平均指令周期＝每个指令周期的总线周期数＝（2）B机的平均指令执行速度＝0.4MIPS×12/8=0.6MIPS或时钟周期总线周期每条指令含的总线周期数ss5.2104.0106654125.05.2ssMIPS6.054101211617§2-58086CPU时序5、时序（InstructionCycle）时序：为实现某个操作，芯片上的引脚信号在时钟信号的同一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。学习时序的目的：加深对指令执行过程及计算机工作原理的了解设计接口时，需考虑各引脚信号在时序上的配合18§2-58086CPU时序5、时序（InstructionCycle）时序图：描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图。时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；纵轴上是有关操作的引脚信号随时间发生变化的情况。时序图中左边出现的事件发生在右边之前。8086时序举例：存储器读19§2-58086CPU时序A19/S6-A16/S3AD15-AD0T1T2T3T4M/IOCLKS6~S3数据输入ALERDDT/RDENA19~A16A15~A08086时序举例：存储器读BHE/S720§2-58086CPU时序二、系统的复位和启动复位信号：通过引脚RESET上的触发信号来引起8086系统复位和启动，RESET至少维持4个时钟周期的高电平。复位操作：当RESET信号变成高电平时，8086CPU结束现行操作，各个内部寄存器复位成初值。标志寄存器清零指令寄存器0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列变空其它寄存器0000H21§2-58086CPU时序二、系统的复位和启动复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，启动地址=CS×16+IP=FFFF0H+0000H=FFFF0H因此，8086复位后从内存的FFFF0H处开始执行指令。在FFFF0H处存放一条无条件转移指令（JMP），转移到系统引导程序的入口处，以便系统启动后自动进入系统程序。在复位时，由于标志寄存器被清零，即所有标志位都被清除了。因而，系统程序在启动时，总是要通过指令来设置各有关标志。如，开中断指令STI设置中断允许标志。22§2-58086CPU时序8086复位时序CLKRESET复位内部RESET三态门输出信号浮空不作用状态23§2-58086CPU时序二、系统的复位和启动注意：当CPU检测到RESET引脚上的上升沿时，就停止正在进行的所有操作，处于初始化状态，进行复位，直到RESET信号变为低电平。CPU内部有一个复位逻辑电路，是用CLK来与外部RESET同步的，所以内部要在外部RESET信号有效后的时钟的上升沿到来时才有效。RESET信号可以由时钟发生器8284接收外电路的复位请求信号进行同步整形处理后输入CPU，有效信号至少保持4个时钟周期，如果是初次加电引起的复位（冷启动），有效信号至少保持50us。24§2-58086CPU时序二、系统的复位和启动注意：当RESET信号有效后，再经一个T状态（时钟周期），将执行：（1）把所有具有三态的输出线（包括AD15～AD0，A19/S6～A16/S3，BHE/S7，M/IO，DT/R，DEN，WR，RD和INTA等）都置成浮空（高阻）状态，直到RESET回到低电平，结束复位操作为止。（2）其中，M/IO，DT/R，DEN，WR，RD和INTA在进入浮空前的半个状态(即时钟周期的低电平期间)，这些三态输出线暂为不作用状态，然后浮空。（3）其它的控制信号线（包括ALE，HLDA，RQ/GT0，RQ/GT1，QS0和QS1）都置为无效状态，但不浮空。25§2-58086CPU时序二、系统的复位和启动——动画演示26§2-58086CPU时序三、最小模式下的总线操作1、读总线周期读总线周期时，在T3或Tw状态，数据出现在数据总线上27§2-58086CPU时序三、最小模式下的总线操作1、读总线周期——动画演示28§2-58086CPU时序三、最小模式下的总线操作1、读总线周期T1状态输出M/IO选择信号，该信号整个总线周期有效输出20位地址信号：地址线A19~A16，AD15~AD0上输出BHE信号输出地址锁存允许信号ALE若使用接口芯片8286，传输方向控制信号DT/R输出低电平（CPU从外部接收数据，读操作）29§2-58086CPU时序三、最小模式下的总线操作1、读总线周期T2状态地址信号消失，A19/S6~A16/S3输出状态信息S6~S3AD15~AD0进入高阻状态，为读取作数据准备BHE信号变成高电平，输出状态信息S7若使用接口芯片8286，DEN信号开始有效RD信号有效30§2-58086CPU时序三、最小模式下的总线操作1、读总线周期T3状态在T3状态的上升沿检测READY信号，判断是否插入等待状态Tw（1）若READY信号有效（高电平），则为正常周期，在T3状态结束后进入T4状态，且在T4状态的前沿采样数据总线AD15~AD0，读取数据（2）若READY信号无效（低电平），则在T3结束后，进入Tw状态说明：当存储器或接口的速度比较慢，使得在4个时钟周期里不能对它们进行正确地读写。故在CPU的时序和存储器或I/O端口的时序之间存在配合问题。为此，在CPU中设计了一条准备就绪——READY输入线。31§2-58086CPU时序三、最小模式下的总线操作1、读总线周期Tw状态（1）在Tw的上升沿检测READY引脚是否有效。（2）如果READY无效（低电平），在Tw和T4之间继续插入一个等待周期Tw，跳转到（1）（3）如果READY有效（高电平），执行完该状态，进入T4状态。T1T2T3Tw…TwT4CLKREADY前沿检测32§2-58086CPU时序三、最小模式下的总线操作1、读总线周期T4状态在T4前沿采样数据总线AD15~AD0，完成数据的接收在T4后半周期，数据总线信号撤除，控制信号进入无效状态，DEN无效在T4的后沿，检测总线上的