北大集成电路原理与设计之三：集成电路设计实习课件04-1数字系统设计-前端

2011-2012AllrightsreservedInstituteofMicroelectronicsPekingUniversity集成电路设计实习VLSIDesignLabs单元实验四数字系统设计-前端InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page2实验目的及时间安排掌握数字系统的半定制设计方法完成16位加法器的RTL级电路设计和仿真完成16位加法器的门级电路设计和仿真完成逻辑综合设计时间：1次课设计数据和上机指导在lab4.tar文件中InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page3内容安排前端设计：RTL逻辑仿真、逻辑综合、门级网表仿真后端设计：自动布局布线和版图验证标准单元库：SMIC0.35um工艺库，库文件已经放在实验的lib文件夹中，为数字半定制设计中使用的SMIC0.35um工艺标准单元库，包括支持逻辑仿真、逻辑综合、自动布局布线和版图验证的设计文件本实验使用Cadence公司的EDA工具完成InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page4实验过程在登陆根目录下解压lab4.tar文件，进入产生的lab4目录，分别在仿真sim、综合syn、布局布线layout和版图验证lvs目录下完成本单元的实验内容，其余文件夹为仿真、综合相应库文件目录分别完成16位加法器的RTL级和门级设计，理解不同设计方法的特点对完成的设计进行逻辑仿真验证功能的正确性对验证正确的设计进行逻辑综合，观察不同约束条件下，综合器生成的不同设计对综合后的门级网表进行逻辑仿真，验证其正确性，并观察其门级时序输出RTL设计的门级网表用于后端设计InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page5Cell-basedASIC设计流程基于标准单元的半定制设计流程InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page6前端设计1——16bit加法器的RTL设计设计要求：电路完成带进位的2个16位二进制数的加法操作，输出16位的‘和信号’以及1位的‘进位输出信号’端口定义如下表用硬件描述语言进行设计输入，推荐使用verilog语言完成RTL级仿真，逻辑综合和门级仿真InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计前端设计1——文件管理lab4src：verilog源文件sim：仿真工作目录syn：逻辑综合目录layout：后端版图工作目录netlist：综合得到的网表文件lib：库文件目录lvs：版图验证目录lef：后端库目录Page7InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计在根目录下键入cds3进入lab4/src目录在src目录下，编写16位加法器设计文件adder.v以及测试文件adder_tb.v，本实验测试文件已经给出，不需要编写了进入lab4/sim目录，编写run.f，内容如下：../src/adder.v../src/adder_tb.v-y和-v命令是包含单元库的命令本实验已经给出run.f文件，大家只需要打开看看，读懂里面命令的意思Page8RTL设计——第一步：逻辑仿真InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计RTL设计——第一步：逻辑仿真对完成的verilog设计进行逻辑仿真，验证语法及设计的逻辑功能使用Cadence公司的VerilogXL仿真器在当前目录下，在命令窗口启动Verilog-XL仿真器，进行仿真输入verilog-frun.f命令InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计观察波形需要在测试文件中开启波形记录的命令，大家可以打开测试文件看看：$shm_open目录：在当前目录lab4/sim下命令行键入：simvision&命令，启动波形观察工具Page10RTL设计——第一步：波形观察InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计RTL设计——第一步：波形观察观察波形，验证仿真结果，通过波形检查器检测逻辑结果InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page12通过波形检查逻辑功能InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page13RTL设计——第二步：逻辑综合综合单元库：simc0.35um工艺对于逻辑仿真验证正确的RTL级加法器代码，进行逻辑综合，将其映射到标准单元库，生成门级网表重新打开一个命令窗口，在根目录下键入soc52进入lab4/syn目录，其中的my.tcl文件为综合命令的脚本文件，本实验已经给出，大家打开阅读，可以根据需要修改；smic35os142_typ.lib文件（已经放置到实验目录的lib文件夹中）是单元库的逻辑综合模型，3.3v电压，typical工艺corner；在syn路径下，键入rc命令启动RTLCompiler综合器；在命令窗口中输入sourcemy.tcl启动其中的综合命令。下面给出my.tcl中综合命令的说明：InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page14逻辑综合：读入单元库Shell命令中使用的是tcl语法，根据提供的my.tcl中的例子，可以写出自己的tcl命令利用set_attributelib_search_pathfull_path_of_technology_library_directory/指定综合用的库文件目录。利用set_attributelibrarytechnology_library来指定综合的库文件（利用文本编辑器打开库文件lib，观察文件中的内容，了解库中的单元种类，熟悉综合库的结构）逻辑综合就是要把RTL设计映射到该标准单元库中InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page15逻辑综合：读入RTL设计利用set_attributehdl_search_pathfull_path_of_technology_library_directory/指定设计的源代码文件目录。利用read_hdlhdl_file_names读入16位加法器的RTL设计文件。进行时序约束之前用elaboratetop_level_design_name将顶层设计转换为与工艺无关的逻辑拓扑。InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page16逻辑综合：时序约束参考tcl文件，对加法器设计施加约束条件，以便在逻辑综合过程中产生满足设计要求的门级设计可以先将16位加法器的时序约束设为15ns，即要求逻辑综合生成一个在15ns内可以完成16位加法的设计。需要添加虚拟时钟：define_clock–nameclk–period15000（系统默认的时间单位为ps）（时钟周期减去inputdelay和outputdelay就是要求综合器完成的设计的关键路径延迟时间约束）定义输入输出外部延时：external_delay-clockclk–inputspecify_input_external_delay_on_clockexternal_delay-clockclk–outputspecify_output_external_delay_on_clockInstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page17逻辑综合：综合采用命令:synthesize–to_mapped进行综合。综合成功后需要查看综合的结果报告。InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page18逻辑综合：综合结果报告逻辑综合完成后，采用tcl命令，生成综合器对完成的设计报告。报告包括时序，面积等，重点观察时序报告，考察生成的设计的速度采用命令:reporttimingspecify_timing_report_file_namereportareaspecify_area_report_file_name生成时序及面积报告。察看设计的关键路径InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page19逻辑综合：严格约束从时序报告中可以发现，由于施加的设计约束时钟周期比较宽松，为15ns，生成的设计有较大的富余，即报告中slack为正重新进行构建设计，收紧设计约束条件中的时钟周期，进行逻辑优化，可以发现随着时序约束的严格，综合器进行优化的时间增加察看设计报告，观察时序报告中的slack情况，并观察面积较之前的变化通常情况下，为了获得更快的设计，需要更大的面积直到slack为负值，说明生成的设计已经达到优化的极限InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page20逻辑综合：输出网表采用命令write–mappedspecify_netlist_name导出网表。观察生成的网表，可以发现由于RTLCompiler综合器中采用的是串行加法器的算法，综合后的设计为一个16位的串行加法器另外write_sdcspecify_constraint_name命令是到处约束条件，在后端版图时用到InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page21RTL设计——第三步：门级网表仿真对逻辑综合器生成的门级16位加法器的网表进行逻辑仿真使用RTL仿真中相同的te