北大集成电路原理与设计之三：集成电路设计实习课件04-2数字系统设计-后端

2011-2012AllrightsreservedInstituteofMicroelectronicsPekingUniversity集成电路设计实习VLSIDesignLabs单元实验四数字系统设计-后端InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page2实验目的及时间安排掌握半定制的后端设计流程学习Cadence自动布局布线工具SE完成自动布局布线设计时间：1次课InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page3Cell-basedASIC设计流程基于标准单元的半定制设计流程InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page4后端设计过程后端设计完成基于标准单元的自动布局布线工作，利用cadence的SoCencounter工具在前端设计（逻辑仿真和逻辑综合）完成后，得到综合器输出的映射到标准单元库的门级网表将门级网表读入到自动布局布线工具中，进行版图规划floorplan(即对所有的标准单元进行布局place)和布线route(即按照网表中的连接关系对摆放好的标准单元的版图进行金属连线)，最后生成物理版图InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page5布局布线前的准备进行自动布局布线，需准备下列文件：VerilogNetlist(.v)TimingLibraryFile(.lib)LibraryExchangeFormat(.lef)TimingConstraintFile(.sdc)IOAssigmentFile(.io)InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page6文件说明——netlist.v&*.libVerilogNetlist(.v)综合后生成的门级网表TimingLibraryfiles(.lib)MaxTimingLibraries:forsetuptimecheckMinTimingLibraries:forholdtimecheckInstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page7文件说明——LEF&SDCLibraryExchangeFormat(.lef)LEF库描述标准单元库的工艺特性及单元(cell)数据描述用于宏单元互连的各布线层的详细信息布线器要用的via单元core和pad的位置定义TimingConstraintFile(.sdc)SDC格式的设计约束文件IOAssigmentFile(.io)该文件用于指定I/OPAD的顺序InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计Page8准备工作1——修改netlist.v文件在网表netlist.v中插入I/O的PAD，输入采用PI(PAD,C)，输出采用PO2(PAD,I)，PI和PO2都是PAD的单元库加入电源地PAD，给core供电PVDD1(VDD),PVSS1(VSS)具体做法是给netlist.v（打开看看）中的最下面的综合顶层模块adder包裹一圈PAD，即重新写一个adder_PAD模块，作为新的顶层模块，实例化调用adder模块：InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计准备工作1——修改netlist.v文件依照上面的例子将adder_PAD模块补充完整由于时间关系，本次实验不加PAD，但大实验时要求加PAD!InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计准备工作2——修改constraints.sdc文件由于修改了netlist.v文件，顶层文件变成了adder_PAD，所以constraints.sdc文件也要做相应修改，如下：current_design由adder改为adder_PAD设置端口delay的命令中get_ports全部改为adder_PAD中的端口，如图：本次实验没有要求加PAD，因此这里也不用修改！InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计在根目录下键入soc52，进入相应目录下，键入encounter启动SoCencounter工具图形界面启动SE界面InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计SE是一个基于时序的floorplan,place、route工具设计流程InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计输入数据并对设计进行初始化1、建立设计数据库InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计建立物理数据库：导入库，网表，以及时序信息导入网表及时序文件InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计选择菜单：Design-designimport在Basic目录下的相应位置导入netlist，lib，lef以及sdc文件。各个文件的路径在前面已经给出。注意：1）顶层模块的实例化名称采用AutoAssign。2）添加lef文件的时候先添加smic35_stk_4lm.lef文件。后添加单元文件smic35os142.lef3）如果加了PAD，那么相应IO文件夹里面的io库也要加入在相应位置，做大实验时要注意！导入LEF文件InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计选择菜单：Design-designimport注意：3）点击左上角的Advanced按键，在Power选项中设置PowerNet以及GroundNet的名称分别为VDD和VSS。导入LEF文件InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计点击上图中save按键，保存当前导入的配置。将当前配置存在constraint目录下。配置文件的后縀名为.conf。保存是必要的，如果后面的步骤有错误，可以重新打开保存的数据，避免重复劳动。点击OK，出现下图结果右图是加了PAD的（外围蓝绿色一圈），没加则没有配置保存InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计选择菜单：Floorplan–SpecifyFloorplan不放置任何单元，只控制芯片的大小、长宽比率，建立横向或纵向的core和I/Orow2、版图规划FloorPlan——设计初始化InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计1.DesignDimensions：控制设计芯片的大小，可以指定：aspectratio:设计宽度/高度比例CoreUtilization：芯片面积利用率Coreheight：设置高度，由FP计算宽度Corewidth：设置宽度，由FP计算高度1.CoretoIOBoundary：设置core和IOrow的距离•StandardCellRows：控制core的面积Double-backrows：取向设置Bottomroworient：底部row取向设置RowSpacing：row间距Rowheight：row的高度FP设置InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计ForEvery1RowDouble-backRowsRowSpacing:3TracksFlipEveryOtherRowInstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计DieSizeConstraint选AspectRatio，初始设置使宽长比为1。CoreUtilization填入：0.8coretoIOBoundary:填入10，10，10，10点击Apply，Fp会计算得到真实的参数值，相应设置的参数会有小的变化。这是根据标准单元的高度以及用户的设计得到的最接近设定的布局方案。点击OK载入数据。FP设置InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计保存设计：选择菜单Design-savedesign保存在constraint目录下，floorPlan.enc中间部分为芯片区域之后每做完一步都需要保存相应的设计。这样方便发现问题后回溯。Floorplan结果InstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计保存设计：选择菜单Design-save-I/OFile得到一个原始的IO位置定义文件adder_PAD.save.io修改得到的adder_PAD.save.io文件来修改IO的摆放位置。没加PAD不用做此步骤!调整IO位置以及插入corner以及fillerInstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计控制台中输入freeDesign命令清空当前的输入。重新导入设计，这次加上IOAssignmentFile。这样就可以得到修改ioPAD位置后的版图没加PAD不用做此步骤！调整IO位置以及插入corner以及fillerInstituteofMicroelectronics,PekingUniversityCopyright©2011-2012集成电路设计实习－单元实验四数字系统设计得到新的core的布局调整IO位置以及插入corner以及fillerI