数字电路与逻辑设计第三章

第3章常用组合逻辑模块及其应用本章提要本章主要介绍中规模常用组合逻辑模块及其应用。包括加法器及其应用、编码器及其应用、译码器及其应用、数据比较器及其应用、数据选择器及其应用和数据分配器及其应用及其检测电路。并介绍用中规模集成电路构成的组合电路的设计。本章难点l编码器、译码器及其应用。用中规模集成电路构成的组合电路的设计第二章中组合逻辑电路的设计是基于逻辑门电路的设计对于一些常用的组合逻辑电路，事实上并不需要我们用逻辑门来设计，因为它们有现成的模块。本章的主要内容就是介绍各种常用的（MSI）组合逻辑模块的功能、原理及应用方法等SSI、MSI、LSI、VLSI第3章常用组合逻辑模块及其应用3.1加法器加法器是一种最基本的算术运算电路，其功能是实现两个二进制数的加法运算3.1.1半加器和全加器原理1．半加器两个一位二进制数相加称为半加。实现半加的逻辑电路称为半加器。输入输出ABSC0000011010101101加数被加数本位和数进位数国标符号常用符号半加器真值表2．全加器本位的两个二进制数及来自低位的进位数三者相加称为全加。实现全加的逻辑电路称为全加器输入输出被加数加数低位来的进位和数向高位的进位AiBiCi-1SiCi0000000110010100110110010101011100111111全加器逻辑功能国际符号常用符号全加器真值表3.1.2加法器典型模块及其应用实现多位二进制加法运算的电路称为加法器加法器串行加法器并行加法器串行进位并行加法器超前进位并行加法器采用串行运算方式，是从二进制数的最低位开始逐位相加至最高位，最后得出和数。串行加法器在低位完成加法运算确定了进位信号之后，高位才能进行加运算。其内部只有一个全加器，每次只送入一位进行加法运算，完成n位数加法运算需要n+1个时钟周期。速度慢并行运算方式，每一位用一个全加器，各位数同时相加，各位的和并行输出这种并行加法器的两个相加数的各位同时送到相应全加器的输入端，进位数是串行传送的。典型模块T1283。速度较快超前进位就是每一位全加器的进位直接由并行输入的被加数、加数及外部输入进位C0同时决定，不必逐级等待低位送来的进位信号。典型模块CC4008。速度快用全加器构成多位加法器T1283功能图被加数加数和数低位来的进位向高位的进位例设A=A3A2A1A0及N=N3N2N1N0都是4位二进制正整数，且AN。试用T1283及最少的门电路构成4位减法电路。已知被减数A3A2A1A0大于减数N3N2N1N0。在二进制减法运算中，一般采用将减数求补，再与被减数相加的方法求差D3D2D1D0。4位二进制数N3N2N1N0的补码为10123NNNN被加数减数差不用例：P=1101，Q=1010，C0=1。求P+Q10110101100011加法器的级联利用两片级联组成八位并行加法器被加数加数低位来进位向高位进位和数低位片高位片例：A=10101010，B=01100111。求A+B01010101111001101000100011第3章常用组合逻辑模块及其应用3.2数据比较器比较两数的大小，或检查两数是否相等3.2.1数据比较器工作原理数据比较器两个四位二进制数比较比较结果先从高位比较起：A=A3A2A1A0B=B3B2B1B0ABA=BAB若A3B3，不论低位数大小如何，有AB，A3B3，不论低位数大小如何，有AB；若A3=B3，A2B2，则AB，A3=B3，A2B2，则AB若A3=B3，A2=B2，A1B1，则AB，A3=B3，A2=B2，A1B1，则AB；若A3=B3，A2=B2，A1=B1，A0B0，则AB；A3=B3，A2=B2，A1=B1，A0B0，则AB；若A3=B3，A2=B2，A1=B1，A0=B0，则A=B。四位二进制数比较器的真值表A3B3A2B2A1B1A0B0A＞BA＜BA＝BA3＞B3×××100A3＜B3×××010A3＝B3A2＞B2××100A3＝B3A2＜B2××010A3＝B3A2＝B2A1＞B1×100A3＝B3A2＝B2A1＜B1×010A3＝B3A2＝B2A1＝B1A0＞B0100A3＝B3A2＝B2A1＝B1A0＜B0010A3＝B3A2＝B2A1＝B1A0＝B0001比较输入输出3.2.2数据比较器典型模块逻辑符号两比较数之一两比较数之一控制输入端比较结果输出引脚图主要是便于扩展字长（即扩展位数）而设置的。当在本单元中比较的4位数码不相等时，就可以直接确定两数的大小，控制信号可以为任意值；当本单元中比较的4位数码完全相等时，控制信号将起作用，并将控制信号传到输出端，其逻辑功能相当于在四位二进制数比较器中扩充了一个更低的数值比较位。因此控制输入可用作多片集成单元级联用，正确而灵活地选择控制输入端的连接方式，可以用几片集成单元构成更多位数的数码比较器。74LS85功能表比较输入控制输入比较输出A3B3A2B2A1B1A0B0A＞BA＜BA=BFA＞BFA＜BFA＝BA3＞B3××××××100A3＜B3××××××010A3＝B3A2＞B2×××××100A3＝B3A2＜B2×××××010A3＝B3A2＝B2A1＞B1××××100A3＝B3A2＝B2A1＜B1××××010A3＝B3A2＝B2A1＝B1A0＞B0×××100A3＝B3A2＝B2A1＝B1A0＜B0×××010A3＝B3A2＝B2A1＝B1A0＝B0100100A3＝B3A2＝B2A1＝B1A0＝B0010010A3＝B3A2＝B2A1＝B1A0＝B0××1001A3＝B3A2＝B2A1＝B1A0＝B0110000A3＝B3A2＝B2A1＝B1A0＝B00001103.2.3数据比较器的应用1．并行比较器92341compA0A1A2A3B0B1B2B35678ABFA=BFABFGNDVCC1011121314151674LS85“1”A＞BA=BA＜B两个四位二进制数A=A3A2A1A0，B=B3B2B1B0进行并行比较。2．分段比较器（串联型分段比较器）16位分段比较器当高位数组A15B15～A12B12相等时，输出状态由串联输入端决定，而在其他情况下，则高四位就可决定是AB，还是AB，总的输出与串联输入无关FABFA=BFABABA=BABA12B12A13B13A14B14A15FABFA=BFABABA=BABB11A8B8A9B9A10B10A11FABFA=BFABABA=BABB3A0B0A1B1A2B2A374LS8574LS8574LS85“1”B152．分段比较器（并联型分段比较器）1526ABA=BFABFA=BFABFABFA=BFABFABFA=BFABFABFA=BFABA23A20B23B20B19A19A18A15B18B15B14A14A3A0B3B01ABABABABB3A3A2A1A0B2B1B0ABA=BABA=BABA=B74LS8574LS8574LS8574LS8524位分段比较器当A19~23≠B19~23时，其两个输出FAB和FAB中必然一个为0另一个为1。将单元1的两个输出FAB和FAB分别接至单元6的高位数据输入端，单元1的比较结果FAB和FAB将直接决定了单元6的总输出。若A19~23=B19~23，则据功能表最后两行的功能可知，单元1的两个输出FAB和FAB应同时为0或为1，由于两个输出端还要送到单元6进行比较，所以对于单元6而言，当A19~23=B19~23时，输出端FAB和FAB的输出是0还是1无关紧要的。当单元1出现相等情况时，单元6将自动选择单元2进行比较，并依次比较下去。最低位单元（单元5）的接法则不同，它的3个输出端分别接至单元6的相应的控制输入端，而控制输入端AB和AB接0，而A=B必须接1，以保证在A=B时，单元6的FA=B有输出总输出3.3编码器与译码器3.3.1编码器原理编码就是用二进制数码来表示一个给定的十进制数或字符编码器输入输出需要编码的信号编码后的二进制信号m≤2n输入使能端输出使能端优先标志输出端用于编码器之间的级联编码器的功能就是从m个输入信号中选中一个并编成一组二进制代码并行输出4线----2线编码器真值表输入输出A3A2A1A0F1F0000100001001010010100011在数字设备中，任何数据和信息都是用代码表示的。所用的编码不同，实现这些编码的电路也不同，故编码器又可分为二进制编码器（用n位二进制代码对2n个信号进行编码）、二—十进制编码器（将十进制数0～9编成二进制代码的电路就是二一十进制编码器）等。有一类编码器，任意时刻只允许一个输入信号有效，输出只对这个信号进行编码。而另一类编码器在同一时刻允许多个有效信号输入，输出只对优先级别最高的信号进行编码，这一类编码器称为优先编码器。目前常用的中规模集成电路编码器都是优先编码器，它们使用起来非常方便。故以后提到的编码器都是优先编码器。有效输入信号译码器m=2n输入输出使能控制端，用于控制译码器的工作状态和译码器间的级联3.3.2变量译码器原理译码器----把二进制代码或二—十进制代码（BCD码）翻译成十进制数字或字符，并直接显示出来。或者翻译成控制信号去执行操作等，这种翻译过程称为译码。译码是编码的逆过程。实现译码的电路称为译码器把二进制代码的所有组合状态都翻译出来的译码器我们又称为变量译码器，常用的有二进制译码器2线—4线译码器真值表输入输出ABY3Y2Y1Y00000010100101001001110003线—8线译码器4线—16线译码器n线—2n线译码器对应一组变量输入，在输出中只有一个为有效电平，其余均为无效电平输出高电平有效3.3.3码制变换译码器原理将输入的二进制代码转换成其他进制的译码器称为码制变换译码器常用的二—十进制译码器，它是实现4位二进制代码翻译成1位十进制数字的电路(4线—10线译码器)二—十进制译码器真值表十进制数输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110无效101010111100110111101111111111111111111111111111111111111111111111111111111111111111输出低电平有效3.3.4显示译码器原理用十进制数字显示器显示其测量结果或处理结果显示器件字型重叠式共阴极数码管需要输出高电平有效的译码器去驱动共阳极数码管需要输出低电平有效的译码器去驱动分段式点矩阵式发光二极管（LED）组成的七段显示数码管和液晶（LCD）七段显示器25797段显示译码器真值表输入输出显示数字十进制数DCBAabcdefg0000011111100100010110000120010110110123001111110013401000110011450101101101156011010111116701111110000781000111111189100111110119驱动共阴极LED3.3.5编码器与译码器典型模块1．编码器典型模块----（1）二进制编码器典型模块74LS1488线—3线优先编码器优先编码器允许许多个输入信号同时有效，但只对其中优先级别最高的有效输入信号编码，而对级别低的不响应8个输入信号3个输出信号使能输入端使能输出端，主要用于级联和扩展标记输入信号是否有效，它也用于编码器的级联74LS148优先编码器功能表输入输出EII7I6I5I4I3I2I1I0CBAGSEO1××××××××111110111111111111000×××××××00001010××××