第9章_DDR存贮器控制器_mpc83xx中文手册

第九章DDR存贮器控制器9.1绪论完全可编程的DDRSDRAM控制器支持大多数第一代JEDEC标准的、可用的x8或x16DDR和DDR2存贮器，包括非缓存式和寄存式DIMM，但不支持在同一个系统中混合使用不同的存贮器类型或非缓存式和寄存式DIMM。内置的错误检测和校正（ECC）保证可靠的高频操作具有极低的位差错率。动态电源管理和自动预充电模式简化了存贮器系统的设计。丰富的特有特性，包括ECC差错注入，支持快速系统调试。注意本章中，“存贮体（bankbankbankbank）”指由一个片选指定的实际存贮体；“逻辑存贮体（logicallogicallogicallogicalbankbankbankbank）”指每个SDRAMSDRAMSDRAMSDRAM芯片中四个或八个子存贮体中的一个。一个子存贮体由存贮器访问期间存贮体地址（MBAMBAMBAMBA）上的两位或三位指定。图9-1是DDR存贮器控制器及其相关接口的概要结构图。9.5节“功能描述”包括该控制器的详图。图9-1DDR存贮器控制器简化结构图9.2特性DDR存贮器控制器包括这些与众不同的特性：�支持DDR和DDR2SDRAM�64/72位SDRAM数据总线。支持DDR和DDR2的32/40位SDRAM数据总线�满足所有SDRAM定时参数的可编程设置�支持下列SDRAM配置：�四个物理存贮体（片选），每个存贮体独立寻址�带有x8/x16/x32数据端口的64M位到4G位设备（无直接x4支持）�非缓存式和寄存式DIMM�芯片选择交叉支持�支持数据屏蔽信号和子双字（sub-double-word）写的读－修改－写。注意，仅在ECC启用时，读－修改－写才是必要的。�支持两位差错检测和一位差错恢复ECC（8位校验字校验64位数据）�四表项输入请求队列�打开页面管理（每个逻辑存贮体都有专门的表项）�自动DRAM初始化序列或软件控制的初始化序列�自动DRAM数据初始化�支持最多八个（posted）更新�两倍SDRAM时钟的存贮器控制器时钟频率，支持睡眠电源管理�支持差错注入9.2.1操作模式DDR存贮器控制器支持下列模式：�动态电源管理模式。DDR存贮器控制器在SDRAM没有挂起的数据事务时，通过使SDRAMCKE信号无效，可以减少功耗。�自动预充电模式。清除DDR_SDRAM_INTERVAL[BSTOPRE]让存贮器控制器在每次读或写事务时，都发出自动预充电命令。通过置位CSn_CONFIG[AP_n_EN]，每个独立片选的自动预充电模式可以独立启用。9.3外部信号说明本节介绍DDR存贮器控制器的外部信号，说明当信号有效或无效时和当信号为输入或输出时的信号的行为。注意信号名字上的横线指示该信号为低有效，例如/MCAS/MCAS/MCAS/MCAS（列地址选通）。低有效信号在它们为低时称为有效，为高时称为无效。不是低有效的信号，例如MDQMDQMDQMDQ（数据总线），在它们为高时称为有效，为低时称为无效。9.3.1信号概述存贮器控制器信号分为以下几组：�存贮器接口信号�时钟信号�调试信号表9-1显示了存贮器控制器外部信号是如何分组的。设备硬件规范有表示引脚号的引线图。它还列出了所有的电气和机械规范。表9-1DDR存贮器接口信号汇总表名字功能////说明复位引脚数I/OI/OI/OI/OMDQ[0:63]数据总线全064I/OMDQS[0:8]数据选通全09I/O/MDQS[0:8]数据选通反码全19I/OMECC[0:7]差错校验和纠正全08I/O/MCAS列地址选通11OMA[14:0]地址总线全015OMBA[2:0]逻辑存贮体地址全03O/MCS[0:3]片选全04O/MWE写允许11O/MRAS行地址选通11OMDM[0:8]数据屏蔽全09I/OMCK[0:5]DRAM时钟输出全06O/MCK[0:5]DRAM时钟输出（补码）全06OMCKE[0:1]DRAM时钟允许全02OMODT[0:3]DRAM（on-die）终止全04OMDVAL存贮器调试数据正确01OMSRCID[0:4]存贮器调试源ID全05OMDIC[0:1]驱动器阻抗校准高Z2I/O表9-2给出了存贮器地址信号映射。表9-2存贮器地址信号映射信号名字（输出）JEDECJEDECJEDECJEDECDDRDDRDDRDDRDIMDIMDIMDIMMMMM信号（输入）信号名字（输出）JEDECJEDECJEDECJEDECDDRDDRDDRDDRDIMMDIMMDIMMDIMM信号（输入）最高位MA14A14MA4A4MA13A13MA3A3MA12A12MA2A2MA11A11MA1A1MA10A10最低位MA0A0MA9A9MA8A8MA7A7最高位MBA2MBA2MA6A6MBA1MBA1MA5A5最低位MBA0MBA09.3.2详细信号说明下面几节介绍DDRSDRAM控制器的输入和输出信号、它们不同状态的含义、以及有效和无效的相对时序信息。9.3.2.1存贮器接口信号表9-3说明了DDR控制器存贮器接口信号。表9-3存贮器接口信号——详细信号说明信号I/OI/OI/OI/O说明MDQ[0:63]I/O数据总线。DDR存贮器控制器上的输入和输出信号O作为双向数据总线的输出，这些信号按下面介绍的那样工作。状态含义有效/无效——表示正被DDR存贮器控制器驱动的数据的值。时序有效/无效——与对应的数据选通（MDQS）信号重合。高阻——当前未处理READ或WRITE命令；存贮器控制器或DRAM当前未驱动数据。I作为双向数据总线的输入，这些信号按下面介绍的那样工作。状态含义有效/无效——表示正被外部DDRSDRAM驱动的数据的状态。时序有效/无效——DDRSDRAM在READ事务期间驱动数据。高阻——当前未处理READ或WRITE命令；存贮器控制器或DRAM当前未驱动数据。MDQS[0:8]/MDQS[0:8]I/O数据选通。读数据时作为输入，写数据时作为输出。数据选通可以是单端的（singleended），也可以是差分的O作为输出，数据选通由DDR存贮器控制器在写事务期间驱动。存贮器控制器总是将这些信号驱动为低电平，除非已经发出了读操作，且期望的数据选通到达。这样就避免了在DRAM接口无事务时数据选通为高电平。状态含义有效/无效——传输正电平捕获数据时为高，传输负电平捕获数据时为低。在写数据“眼睛”的中心；与读数据眼睛重合。将其当作时钟。在信号翻转时数据正确。关于字节通道的分配见表9-37。时序有效/无效——如果WRITE命令在时钟边沿n到达，则DRAM的数据选通在时钟边沿n+1时在数据眼睛中心宣告有效。更多信息参见JEDECDDRSDRAM规范。I作为输入，数据选通由外部DDRSDRAM在读事务期间驱动。存贮器控制器使用数据选通来同步数据锁存。状态含义有效/无效——接收正电平捕获数据时为高，接收负电平捕获数据时为低。在写数据“眼睛”的中间；与读数据“眼睛”重合。将其当作时钟。在信号翻转时数据有效。关于字节通道的分配见表9-37。时序有效/无效——如果READ命令在时钟边沿n到达，且TIMING_CFG_1[CASLAT]规定的锁存为m个时钟，则DRAM的数据选通在时钟边沿n+m时与数据重合。更多信息参见JEDECDDRSDRAM规范。MECC[0:7]I/O差错校验和纠正编码。DDR控制器双向ECC总线的输入和输出信号。MECC[0:5]在正常和调试模式中都起作用。O作为正常模式输出，ECC信号表示DDR控制器在写时驱动的ECC的状态。作为调试模式输出，MECC[0:5]提供源ID和数据有效的信息。状态含义有效/无效——表示DDR控制器在写时驱动的ECC的状态。时序有效/无效——与MDQ的时序相同。高阻——与MDQ的时序相同。I作为输入，表示SDRAM设备在读时驱动的ECC的状态。状态含义有效/无效——表示DDRSDRAM在读时驱动的ECC的状态。时序有效/无效——与MDQ的时序相同。高阻——与MDQ的时序相同。MA[14:0]O地址总线。存贮器控制器到DRAM的地址输出。MA[14:0]携带对应行和列地址位的DDR存贮器接口的15个地址位。MA0是存贮器控制器地址输出的最低位。状态含义有效/无效——表示DDR存贮器控制器驱动的地址。包括不同部分的地址，与存贮器大小和存贮器控制器发出的DRAM命令有关。关于这些信号映射的完整介绍见表9-40。时序有效/无效——在存贮器控制器启用时，就始终驱动地址。在向DRAM驱动事务时（/MCS有效）有效。高阻——在存贮器控制器禁用时。MBA[2:0]O逻辑存贮体地址。驱动SDRAM逻辑（或内部）存贮体地址引脚的输出。每个SDRAM支持四个或八个可寻址的逻辑子存贮体。存贮器控制器的输出存贮体地址的位0必须与SDRAM的输入存贮体地址的位0相连。MBA0，三个存贮体地址信号的最低有效位，在模式寄存器设置命令期间有效，以指定扩展模式寄存器。状态含义有效/无效——在存贮器访问的行地址阶段，选择要激活的DDRSDRAM逻辑（或内部）存贮体；在存贮器访问的列地址阶段，选择用于读或写操作的SDRAM内部存贮体。表9-40介绍了所有情况下的这些信号的映射。时序有效/无效——与MAn的时序相同。高阻——与MAn的时序相同。/MCASO列地址选通。低有效SDRAM地址复用信号。/MCAS对读和写操作，以及模式寄存器设置、刷新和预充电命令都有效。状态含义有效——为读和写操作指示总线上有一个有效的SDRAM列地址。关于其他SDRAM命令所要求的/MCAS状态的更多信息见表9-45。无效——不保证列地址有效时序有效/无效——有效/无效的时序由9.4.1.4节“DDRSDRAM定时配置0（TIMING_CFG_0）”、9.4.1.5节“DDRSDRAM定时配置1（TIMING_CFG_1）”、9.4.1.6节“DDRSDRAM定时配置2（TIMING_CFG_2）”和9.4.1.3节“DDRSDRAM定时配置3（TIMING_CFG_3）”介绍的值控制。高阻——只要存贮器控制器不是禁用的，就始终驱动/MCAS。/MRASO行地址选通。低有效SDRAM地址复用信号。/MCAS对激活命令有效。此外还用于模式寄存器设置和刷新命令。状态含义有效——为读和写操作指示总线上有一个有效的SDRAM行地址。关于其他SDRAM命令所要求的/MRAS状态的更多信息见表9-45。无效——不保证行地址有效时序有效/无效——有效/无效的时序由9.4.1.4节“DDRSDRAM定时配置0（TIMING_CFG_0）”、9.4.1.5节“DDRSDRAM定时配置1（TIMING_CFG_1）”、9.4.1.6节“DDRSDRAM定时配置2（TIMING_CFG_2）”和9.4.1.3节“DDRSDRAM定时配置3（TIMING_CFG_3）”介绍的值控制。高阻——只要存贮器控制器不是禁用的，就始终驱动/MCAS。/MCS[0:3]O片选。存贮器控制器支持四个片选。状态含义有效——选择一个物理SDRAM存贮体执行9.4.1.1节“片选存贮体范围（CSn_BNDS）”和9.4.1.2节“片选存贮体配置（CSn_CONFIG）”介绍的存贮器访问操作。DDR控制器将某个/MCS[0:3]信号置为有效，开始一个存贮器周期。无效——指示当前周期无SDRAM活动。时序有效/无效——有效时向SDRAM报告有新的事务。事务必须遵循在TIMING_CFG_0－TIMING_CFG_3中设置的定时限制。高阻——只要存贮器控制器不是禁用的，就始终驱动。/MWEO写允许。在向SDRAM发出写事务时有效。它还用于模式寄存器设置命令和预充电命令。状态含义有效——指示一个存贮器写操作。关于其他SDRAM命令所要求的/MWE状态的更多信息见表9-45。无效——指示一个存贮器读操作。时序有效/无效——与/MRAS和/MCAS的时序相似。用于写命令。高阻——只要存贮器控制器不是禁用的，就始终驱动/MWE。MDM[0:8]ODDRSDRAM数据输出屏蔽