VHDL-3线-8线译码器程序

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder3-8ISPORT(a0,a1,a2,g1,g2a,g2b:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder3-8;ARCHITECTURErtlOFdecoder3-8ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGINindata=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1'ANDg2b='0')THENCASEindataISWHEN000=Y=11111110;WHEN001=Y=11111101;WHEN010=Y=11111011;WHEN011=Y=11110111;WHEN100=Y=11101111;WHEN101=Y=11011111;WHEN110=Y=10111111;WHEN111=Y=01111111;WHENOTHERS=NULL;ENDCASE;ELSEY=11111111;ENDIF;ENDPROCESS;ENDrtl;