集成电路测试

集成电路测试与分析1第一章1.1、集成电路测试的概念和分析过程测试的目的是检查电路设计和制造的正确与否，为此，需要建立一套规范的描述术语和检查分析方法。测试的一般过程：建立描述电路“好”或“坏”的模型；设计出能检验电路“好”或“坏”的测试数据；把设计好的数据加在被检验的电路上；观察被检验的电路输出结果；最后分析与理想结果是否一致。1.2、集成电路测试按照目的分类验证测试、特性测试或设计诊断（第一次投片）：用于检查设计和测试过程的正确性，确定电路是否符合所有的设计规范。生产测试（量产）：对于所有加工的芯片所做的故障测试和随机缺陷测试。可接受测试（用户验收）：也称来料检查，即用户检查所购买的芯片，以保证质量。第二章2.1故障的类型固定故障（stuck-atfault）固定故障是指电路中某个信号线（输出或输入）的逻辑电平固定不变。固定型故障又有单固定故障(SSA)和多固定故障之分(MSA)桥接故障（bridgingfault）模型：当两根或者多根信号线连接在一起而引起电路发生的故障称为桥接故障。桥接故障有明显的规律，即在搭接线处实现线逻辑，正逻辑时实现的是线与功能，负逻辑时实现的是线或。晶体管故障(Transistor)CMOS固定导通CMOS固定开路时滞故障（delayfault）模型：滞故障是一种动态故障，这种故障在低频时工作正常，随着信号频率的升高，元件的延迟时间有可能超过规定的值，从而导致时序配合上的错误，使电路的功能出错，这种故障称为时滞故障abc+Y原电路+abcY正逻辑等效故障电路+abcy+负逻辑等效故障电路集成电路测试与分析2冗余故障：要么它是不可激活的，要么是无法检测出来，这种故障称为冗余故障。这种故障的特点是不影响电路的逻辑功能2.2解布尔方程法（异或法）假定n个输入变量(x1,x2,…..xn)的电路：无故障时正常输出逻辑函数为：f(x1,x2,…..xn)有故障a时的输出逻辑函数为：fa(x1,x2,……xn)若则二者有差异故障定位测试(故障区分）一电路有a故障的输出函数为：fa(x1,x2,……xn)该电路有b故障的输出函数为：fb(x1,x2,……xn)解得到的测试集即为故障a与b的定位测试矢量2.3故障表法以与门为例正常真值表x1s-a-1故障表ys-a-1故障表X1X2YX1X2YX1X2Y000100001010111011100100101111111111可见：(01)可侦查x1s-a-1故障；(00,01,10)可侦查y-s-a-1故障；（00，10）可定位（区分）上述两故障；与解析法结果一样。结论：一个测试矢量可同时侦查多个故障，如（01）可同时侦查上述两个故障；同一故障可用不同测试矢量侦查，如ys-a-1可用（00，01，10）侦查；故障定位必须先侦查（01），后定位（00，10）2.4可测性和完备性的概念在数字系统中，并不是任何故障都是可测试的，因此，必须作出判断。可测性定义：在一个系统中，如果对某一故障存在一个测试矢量，则这个故障是可测的，否则，就是不可测的。结论：冗余电路中的故障是不可测的，而非冗余电路中的故障才是可测的。因为，在非冗余电路中，任何故障都会改变原电路的输出函数，因此是可测的完备性定义：如果一个测试集能测试出系统中的每一个故障，则这个测试集是一个完备测试集（completetestset），而含有最少测试矢量的完备集称为最小完备测试集（minimalcompletetestset）。..+abCCCyfs-a-o++.yfs-a-1abc1),....,(),....,(2121nnaxxxfxxxf1),....,(),....,(2121nbnaxxxfxxxf集成电路测试与分析3如果一个数字电路有n个输入端，则真值表有2的n次方行，每一行作为一个测试矢量，共有2的n次方个测试矢量，即完备测试集为2的n次方个。第三章3.1伪穷举测试法伪穷举测试法：将被测电路划分为若干子模块，再对子模块进行穷举测试，则可大大减少测试长度，而同时具有穷举测试的优点。如分为两块：n=n1+n2则有：2n=2n1x2n22n1+2n2如：n=929=512分成2块：n1=4,n2=5分块进行穷举测试：24=16,25=32总测试长度为16+32=48512!!大大减少；n愈大，分块愈多，则减少愈多。3.2布尔差分法3.3故障D立方第四章4.1同步序列同步序列Xs：将系统从任意状态转移到一个已知末态的输入序列。根据状态转移图构造同步树，利用同步树得到同步序列1、同步树组成同步树是一种树状的状态转移图。组成元素：树根：起点，由系统所有状态组成的集合。树干：结点，由部分系统状态组成的集合。树叶：终点，状态集合，按某些规则终止的树干。2、同步树构造从系统的所有状态出发，根据不同的激励向下分支，得到响应的集合。1）电路所有状态Q（Q1，Q2，…）作为树的起点（树根）2）对应于每一个输入xi，作从Q到后继结点Nj的分枝，结点Nj为状态Q（Q1，Q2，…）在xi作用下的次态（新状态）。同样，作结点Nj所有状态在xi作用下到后继结点Njp的分枝；依此类推，直到按下列规则得到终点（树叶）为止。相同状态可以合并。规则一：若某结点上的每组状态与前级结点上的相同，该结点终止。集成电路测试与分析4规则二：若某结点上，每组状态只包含单一状态，则该结点终止。3、同步序列从初始状态开始到按规则二终结的这条分枝上的输入的序列即为同步序列。例题：系统状态转移表如图所示，求该系统的同步序列同步序列：01014.2引导序列引导序列XH：将系统从未知状态“引导”到某些已知末态的输入序列。根据状态转移图构造引导树，利用引导树得到引导序列。例题：系统状态转移表如图所示，求该系统的引导序列引导序列：01，11，1014.3区分序列区分序列XD：根据不同的响应来区分系统的初态和末态的输入序列。根据状态转移图构造区分树，利用区分树得到区分序列。01AA/0B/0BA/0C/0CC/0D/1DD/1B/1Qn+1/ZQnX1*Q(A,B,C,D)ACDBCDACDBDACDBCDADBCADBACCDACBDCDBD（一）（一）（一）（一）（一）（二）011111000001*0*0*101AA/0B/0BA/0C/0CC/0D/1DD/1B/1Qn+1/ZQnX输入为XH=01时产生的响应输出末态01D00B11B01AA/0B/0BA/0C/0CC/0D/1DD/1B/1Qn+1/ZQnX集成电路测试与分析5例题：系统状态转移表如图所示，求该系统的区分序列区分序列：010第五章5.1可测性设计概念1）.定义为了使逻辑电路易于测试的设计工作、以及以改善逻辑电路可测试性、可诊断性为目标的设计称为逻辑电路的可测性设计。2）.可测逻辑电路的特点：测试集小、易于生成测试矢量、无逻辑冗余或逻辑冗余不影响测试、容易实现故障定位。5.2可控性由外部输入信号来控制电路中各节点的信号值，以便能够敏化故障和控制敏化通路上各控制信号。5.3可观性建立敏化通路使内部故障能够传输到外部输出口，以便能够从外部输出口观察内部故障是否存在。第六章6.1Reed-Muller表达式其中，ai为0或1，mi为最小项进一步来说，函数可以表示成6.2内建自测试概念内建自测试BIST(Build-InSelf-Test)是通过在芯片内部集成少量的逻辑电路实现对集成电路的测试。BIST的优点主要体现在：(1)减少了对昂贵的测试仪的依赖性；(2)以工作速度测试集成电路，因此减少了测试时间，并可以检测实际工作条件下的故障；(3)可以实现在线(或在系统)经常性测试，这一点对可靠性要求较高的系统很有意义。一个好的BIST方案，至少应该具备以下3个品质：较少的硬件开销、较高的故障覆盖率、较短的测试时间12121100120iiinnnma...mamamaFn21mn1nt312n211nnn22110xxxcxxcxxcxxcxcxcxccf（按规则三终止）Q(A,B,C,D)0(A,D)[D,A]1(B,C)[C,B]0(C,A,A)[A,C,D]1(D)[B]0(D,A)[A,D][D,A]1(C,B)[B,C][C,B]0(A,C)[D,A][A,D]0(A)[C][B]1(D)[B][C]0(D)[A][D][A]0(D)[A][C][B]0(A)[D][B][C]1(B)[C][A][D]0(C,A)[A,C][D,A][A,D]0(A)[D][B][C]0(C)[A][C][B](3)(2)(1)(0)（按规则二终止）（按规则一终止）级(0)0*11*10(1)(2)(3)输入原始状态新状态输出0*01AD/0C/0BC/1D/1CB/1A/0DA/0A/0Qn+1/ZQnX输入为Xd=010时产生的响应初态输出末态A000DD001BB100DC110A