选择题数字电路

1.在二进制计数系统中，每个变量的取值为A.0和12.二进制数的权值为B.2的幂3.连续变化的量称为B.模拟量4.十进制数386的8421BCD码为B.0011100001105.在下列数中，不是余3BCD码的是C.00106.十进制数的权值为D.10的幂7.负二进制数的补码等于D.反码加18.算术运算的基础是A.加法运算9.二进制数-1011的补码是D.1010110.二进制数最高位有效位（MSB）的含义是A.最大权值1.标准与-或表达式是B.最小项相或的表达式2.标准或-与表达式是C.最大项相与的表达式3.一个输入为A、B的两输入端与非门,为保证输出低电平,要求输入为D.A=1、B=14.要使输入为A、B的两输入或门输出低电平，要求输入为C.A=0、B=05.n个变量的逻辑函数全部最大项有C.2n次方个6.实现逻辑函数Y=AB*CD需用B.三个与非门1.二输入端的与门一个输入端接高电平，另一个输入信号时，则输出与输入信号的关系是A.相同2.TTL与非门带同类门电路的灌电流负载个数增多时，其输出的低电平B.上升3.要使输出的数字信号和输入的相反,应采用C.非门4.异或门一个输入端接高电平,另一个输入信号时,则输出与输入信号的关系是D.反相5.二输入端的或门一个输入端接低电平,另一个输入端接入脉冲信号时,则输出与输入信号的关系是A.相同6.已知输入A、B和输出Y的波形如图3.1所示，能实现此波形的门电路是D.同或门7.已知输入A、B和输出Y的波形如图3.2所示，能实现此波形的门电路是C.异或门8.已知输入A、B和输出Y的波形如图3.2所示，能实现此波形的门电路是A.与非门1.分析组合逻辑电路的目的是要得到B.逻辑电路的功能2.设计组合逻辑电路的目的是要得到A.逻辑电路图3.二-十进制编码器的输入编码信号应有D.10个4.和4位串行进位加法器相比，使用4位超前进位加法器的目的是B.提高加法运算速度5.将一个输入数据送到多路输出指定通道上的电路是A.数据分配器6.从多个输入数据中选择其中一个输出的电路是B.数据选择器7.4线-10线译码器如输出状态只有Y2=0，其余输出均为1，则它的输入状态为C.00108.为使3线-8线译码器CT74LS138能正常工作，使能端STaSTbSTc的电平应取C.1009.能对二进制数进行比较的电路是A.数值比较器10.输入n位二进制代码的二进制译码器，输出端的个数为C.2n次方个1.要使由与非门组成的基本RS触发器保持原状态不变，Rd和Sd端输入的信号应取C.Rd=Sd=12.要使由或非门组成的基本RS触发器保持原状态不变，Rd和Sd端输入的信号应取A.Rd=Sd=03.在下列触发器中，没有约束条件的是D.边沿触发器4.维持阻塞D触发器在时钟脉冲CP上升沿到来前D=1，而在CP上升沿到来以后D变为0，则触发器状态为B.1状态5.下降沿出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1、K=0，而在CP下降沿到来后变为J=0、K=1，则触发器状态为B.1状态6.边沿触发器只能用B.边沿触发7.下降沿触发的边沿JK触发器CT74LS112的Rd=1、Sd=1，且J=1、K=1时，如输入时钟脉冲的频率为110kHz的方波，则Q端输出脉冲的频率为C.55Khz8.要将维持阻塞D触发器CT74LS74输出Q置为低电平0时，则输入为D.D=1，Rd=0、Sd=1，输入CP正跃变1.时序逻辑电路的主要组成电路是B.触发器和组合逻辑电路2.如果将边沿D触发器的Q端和D端相连，则Q端输出脉冲的频率为输入时钟脉冲CP的A.二分频3.一个三进制计数器和一个八进制计数器串接起来后的最大计数值为C.234.由4个触发器组成的计数器，状态利用率最高的是D.二进制计数器5.由两个模数分别为M、N的计数器级联成的计数器，其总的模数为C.M*N6.利用集成计数器的同步清零功能构成N进制计数器时，写二进制代码的数是C.N-17.利用集成计数器的异步置数功能构成N进制计数器时，写二进制代码的数是B.N8.加/减计数器的功能是D.既能进行加法计数又能进行减法计数9.由上升沿D触发器构成异步二进制减法计数器时，最低位触发器CP端接时钟脉冲，其他各触发器CP端应接A.相邻低位触发器Q端10.由上升沿D触发器构成左移位寄存器时，最右端触发器D端接左移串行输入数据，其他触发器D端应接C.相邻右端触发器Q端