第三章存储系统[二].

3.3半导体存储器芯片3.3.3动态RAM芯片(DRAM)SRAM单元电路由一个双稳态触发器电路构成，只要不断电就能长久保持信息，不需刷新，工作稳定可靠。但它也有缺点：功耗大，集成度低。DRAM单元电路恰好克服了这种缺点。DRAM记忆单元电路可以由四个或单个MOS管组成，其存储原理是：利用芯片电容上存储电荷状态的不同来记录信息。用电容来存储信息减少了构成一个存储元所需的晶体管数量，故集成度高；但电容本身不可避免产生漏电，存储器芯片需要周期刷新才能保持信息，所以称为动态存储器，由它做成的随机存取存储器简称为DRAM。1、单管MOS动态存储单元电路(1)电路组成：一只MOS管T和一个电容C。电容C用来存储电荷，控制管T用来控制充放电回路的通断。(2)定义:当电容C上充电至高电平,存入信息为1;当电容C放电至低电平,存入信息为0。字线WTCC’位线D图3.13单管MOS动态存储单元1、单管MOS动态存储单元电路(3)工作原理①写入：字线W加高电平，T管导通。若要写入1，位线D加高电平，D通过T对C充电，电容充有电荷呈高电平V1。若要写入0，位线D加低电平，电容C通过T对D放电，呈低电平V0。字线WTCC’位线D图3.13单管MOS动态存储单元(3)工作原理②保持：字线W加低电平，T管截止。T管截止，使电容C基本没有放电回路。电容上的电荷可以暂时保存约数毫秒，或维持无电荷的0状态。但电容上的电荷总存在泄漏通路，所以需要每隔一定时间，对存储内容重写一遍，即对存1的电容重新充电，称为动态刷新。图3.13单管MOS动态存储单元字线WTCCD位线D③读出：字线W为高电平，T管道通。原存“1”：电容C经T向位线D放电，使D线电平升高；原存“0”：位线D通过T向电容C放电，D线电位将降低。因为读操作后电容C上的电荷数量将发生变化，为“破坏性读出“电路，需要信息读出后重写(或称为再生)。重写是随机的。字线WTCCD位线D图3.13单管MOS动态存储单元116215314413512611710892116VBBDinWERASA0A2A1VDDVSSCASDoutA6A3A4A5VCCA0～A6：地址输入线RAS：行地址选通信号线CAS：列地址选通信号线WE：读写控制信号Din：数据输入线Dout：数据输出线VSS：地VDD=+12VVCC=+5VVBB=-5V(2)内部结构图3.3.4动态RAM芯片(DRAM)2、动态RAM举例(2116芯片)(1)外部引脚及功能(容量为16K×1位)图3.14DRAM芯片2116引脚图R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE2116芯片(16K×1位)共16384个单管MOS存储元电路排列成128×128的阵列,并将其分为两组,每组为64行×128列.列译码器列译码器图3.152116逻辑结构框图R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE2116芯片16K的存储器地址码有14位,为节省地址线引脚,该芯片只用了7根地址线,采用分时复用技术,分两次把14位地址送入芯片.RAS将先出现的7位地址送至行地址缓冲器,CAS将后出现的7位列地址送至列地址缓冲器.列译码器列译码器图3.152116逻辑结构框图2选1多路选择器12选1多路选择器2。。。ADDRSELA3-0A10-7A6-4A13-112116RASCASA6-0DINDout1位WE图3.16行/列地址转换控制电路图中，ADDRSEL是行/列地址转换控制信号。当它为0时，地址码的低7位A6-0通过多路选择器；当它为1时，地址码的高7位A13-7通过多路选择器。R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE行地址由行地址选通信号RAS送至行地址缓冲器，经行地址译码器译码后128条行选择线中的一条为高电平；接着，列地址由列地址选通信号CAS送至列地址缓冲器，经列地址译码器译码后128条列选择线中的一条为高电平。行、列交叉点的存储单元被选中。列译码器列译码器图3.152116逻辑结构框图R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE当WE为高电平时，为读操作，把14位地址所指定单元中的数据通过I/O缓冲器送到Dout端；当WE为低电平时，为写操作，DIN端的数据通过I/O输入，经I/O缓冲器写入到指定单元中。列译码器列译码器图3.152116逻辑结构框图············读出再生放大器读出再生放大器读出再生放大器····……………····一行为128个存储元件行选1行选2……64行地址选择64行地址选择图3.17DRAM2116存储阵列图列选1列选2列选128I/O缓冲器输入输出DinDout128列地址选择每根行选择线控制128个存储单元电路的字线；每根列选择线控制读出再生放大器与I/O缓冲器的接通，即控制数据的读出与写入。读出时，行地址经行地址译码器选中某一根行线，接通此行上的128个存储电路中的MOS管，使电容存储信息分别送到128个读出再生放大器。读出再生放大器的作用是对读出信号进行放大并送回原电路。由于是破坏性读出，经读出再生放大器的重写可保持原有信息不变。当列地址经列译码器译码选中某根列线，接通相应列控制门，将该列读出放大器的信息送I/O缓冲器经数据输出寄存器输出到DB。写入时,首先将要写的信息经I/O缓冲器送入被列选的读出再生放大器中,然后再写入行、列同时被选中的存储单元.可知:当某存储单元被选中进行读/写操作时,该单元所在行的其余127个存储电路也将在一个存取周期内自动进行一次读出再生操作.3.3.4动态RAM芯片(DRAM)3、DRAM的刷新①刷新的原因：电容电荷泄放会引起信息丢失。②刷新的定义：为维持DRAM存储单元的存储信息，通常每隔一个最大刷新周期就必须对存储体中所有记忆单元的栅极电容补充一次电荷，即使许多记忆单元长期未被访问也是如此，这个过程称为刷新。3.3.4动态RAM芯片(DRAM)3、DRAM的刷新③刷新方法：采用“读出”方式单管动态RAM刷新过程：存储器芯片本身有读出后重写的再生功能。以行为单位，读出一行中全部单元的数据，经信号放大后同时全部写回。即设置刷新地址寄存器，提供刷新地址(刷新的行号)，发送行选通信号RAS给读命令，即可刷新一行。然后，刷新地址计数器加1，每个计数循环对芯片各行刷新一遍。④刷新间隔(最大刷新周期)：整个存储器全部刷新一遍所允许的最大时间间隔，根据栅极电容上电荷的泄放速度决定。通常为2ms。a)集中刷新方式(BurstRefresh)在2ms(4000个存取周期)的刷新间隔内,前0-3872个周期内进行读写或保持,后128个周期集中安排刷新操作.0123870387138723873399901读/写/保持刷新读/写tctctctctctctctctcXYZVW011273872读/写周期(1396us)128读写周期(64us)刷新周期（2ms）⑤刷新方式刷新周期:刷新一行所需时间,等于一个读/写(存取)周期.设读/写周期(tm)为0.5us=500ns,若DRAM芯片的行数为128行,则刷新周期数=芯片行数=128,刷新时间=存储矩阵行数×刷新周期周期序号地址序号图3.18集中刷新时间安排示意图b)分布式刷新(DistributedRefresh)将每个存取周期分为两部分,前半周期用于正常读/写/保持,后半期用于刷新,即将各个刷新周期分散地安排在各个读写周期内进行.其优点是控制简单,主存工作没有死时间;缺点是没有充分利用所允许的最大刷新时间间隔,刷新过于频繁,主存利用率低,工作速度约降低一半.R/WXR/WYR/WZR/WSR/WTR/WUR/WVREF0REF1REF2REF126REF127REF0REF1twrtrtc刷新周期128个系统周期（128us）图3.19分布式刷新时间安排示意图优点是刷新时间固定,存储器读/写周期时间不受影响,存取速度较高;缺点为在集中刷新操作期间不能访问存储器,称其为“死时间”.c)异步式刷新按照芯片行数决定所需刷新周期数,并分散安排在2ms的最大刷新周期中,即:相邻两行的刷新间隔=最大刷新间隔时间÷行数在上例中每隔2ms/128=15.625us时间间隔刷新一次即可.取存取周期的整数倍,则每隔15.5us时间间隔刷新一次,在15.5us前15us(30个存取周期)用于正常的存储器访问,后0.5us用于刷新.优点是兼有以上两者的优点,对主存的利用率和工作速度影响最小,死时间较短;缺点为控制上稍复杂.tc0.5us0.5ustc0.5usW/RW/RW/RW/RREFW/RW/RW/RW/RREF15.5usus15.5图3.20异步式时间安排示意图4.DRAM刷新中注意的几个问题(1)刷新对CPU是透明的；(2)刷新地址通常是一行一行进行，每一行中各记忆单元同时被刷新，故刷新操作仅需要行地址，不需要列地址；(3)刷新操作类似于读出操作，但又有所不同。因为刷新操作仅对栅极电容补充电荷，不需要信息输出。另外，刷新时不需要加片选信号，即整个存储器的所有芯片同时被刷新；(4)因为所有芯片同时被刷新，所以在考虑刷新问题时，应从单个芯片的存储容量着手，而不是从整个存储器的容量着手，见下例。练习题：有一个16K×16的存储器，用1K×4位的DRAM芯片(内部结构为64×16)构成，设读/写周期为0.1us，问：采用异步刷新方式，如果最大刷新间隔不超过2ms，则相邻两行的刷新时间间隔是多少？对所有存储单元刷新一遍所需的实际刷新时间是多少？解：采用异步刷新方式,在2ms时间内分散地把芯片64行刷新一遍.相邻两行的刷新间隔=最大刷新间隔/行数=2ms/64=31.25us,即可取刷新信号周期为31us.对全部存储单元刷新一遍所需的实际刷新时间=0.1us×64=6.4us5、动态存储器与静态存储器的比较(1)DRAM需要刷新；(2)SRAM存取速度快、集成度低、功耗大、价格高，一般作容量不大的高速存储器；DRAM集成度高、功耗小，但存取速度慢，一般用作主存；(3)共同特点是均为易失性存储器。(4)DRAM芯片和SRAM芯片的对外连接信号有所不同：SRAM芯片(如Intel2114)的引脚为：•地址线----Ai•数据线----I/Oi•片选线----CS•读写控制线---WE•电源线：Vcc---+5V，工作电源GND---地•DRAM芯片(如Intel2116)的引脚为：•地址线----Ai•数据线----Din和Dout•行地址选通线----RAS•列地址选通线---CAS•读写控制线---WE•电源线：Vcc---+5V，工作电源GND---地注意：DRAM芯片地址线引脚只有一半；没有CS引脚，在存储器扩展时用RAS代替。例：右图是某存储器芯片的引脚图，回答:(1)此芯片的类型(RAM还是ROM)？它的容量是多少？(2)若地址线增加一根，存储芯片的容量将增加多少？(3)它是否需要刷新？为什么？VccCASDoutA7A6A5A4A3NCDinWERASA2A1A0GND图3.21某存储器芯片的引脚图练习：某DRAM芯片其容量为16K×1位，除电源端、刷新线和接地端外，该芯片的最小引脚数目应为()。A.16B.12C.18D.19练习：动态RAM的刷新，是以()为单位进行的。A.存储单元B.行C.列D.存储位练习：试