电子科大高级微电子技术作业-SerDes发展研究

SerDes发展研究一．SerDes概述1.1串行传输与并行传输随着集成电路设计和制造技术的飞速发展，系统级芯片（SOC）设计规模越来越大，片内连线的长度也相应的增长。随之而来的问题就是如何解决片内相距较远的高速模块间的高速数据同步传输。并行数据传输只适用于片内短距离模块之间的通信，对于长距离模块间的数据通信，并行结构由于需要耗费更多的面积和功耗且相邻通路之间存在严重的串扰已经不再适用。串行数据传输能够有效的克服这些问题，所以得到了越来越多的关注。在特定的CMOS工艺尺寸和传输距离条件下，串行数据传输系统和并行数据传输系统相比，优点在于：首先，串行数据传输系统由于具有较少的芯片管脚，所以占用更小的芯片面积；其次，在高速应用场合串行链路产生的串扰非常小；再次，由于数据和时钟信号在一条链路中传输，所以串行数据传输系统不会产生严重的数据与时钟歪斜现象。而相对应的，串行数据传输系统最开始被广泛应用于光纤通信领域，如WAN，MAN和LAN。近年来串行数据传输系统在消费电子领域也得到了广泛应用，比如用于连接计算机和外围设备的USB接口，用于大容量硬盘和计算机之间数据传输的SATA接口，用于传输多媒体数据流的PCIe接口等。高速串行数据通信技术在工业界已经得到广泛应用。串行通信和并行通信的主要区别在于两个系统之间作为信道的物理连接线的数目不同。并行通信中的信道由多根物理连接线组成，其中包括一个公共地。串行通信中的信号一般只由两根差分信号线组成，没有公共的地线。两者另一个不同点就是并行通信是同步模式的（Synchronousmode），而串行通信是异步模式的（Asynchronousmode），因此通过串口互联的两个系统允许存在一定的频率偏差，没必要使用完全相同的时钟参考源。1.2SerDes技术简介随着频率的升高，并行数据之间的串扰、各路数据同步与恢复困难、较高的功耗等一系列问题变得非常严重。加之现代电路集成度越来越高，并行电路的引脚数较多也与此相悖。于是，人们自然的把目光投向了串行传输，SerDes收发器便顺理成章的成为大家研究的热点。SerDes是英文Serializer（串行器）/Deserializer（解串器）的缩写，它是一种时分多路复用（TDM）、点对点的通信技术，可以进行低速并行信号和高速串行信号的转换。这种点对点的串行通信技术可以有效解决码间干扰、信号串扰、直流漂移和PCB布线困难等问题，通过充分利用传输介质的信道容量，减少所需的传输介质和引脚数量和芯片面积，实现低成本的中远距离高速通信。较早版本的SerDes主要应用在以光纤作为传输介质的广域网(WAN)通信中，它们构成了国际互联网络的骨干网。SerDes技术还被用于实现互联网ISO模型的物理层，通常被称之为物理层（PHY)器件，IEEE在2002年通过的10G以太网标准，仍然将SerDes作为物理层器件。除此之外，SerDes技术也广泛应用于不断升级的信息存储领域。串行连接SCSI(SAS)、串行ATA(SATA)、光纤信道(FibreChannel)这三种常用的信息存储方式中，都采用SerDes技术。近年来，SerDes技术的应用扩展到计算机I/O通信领域，其传输介质也由光纤发展到铜线或背板，包括PCIExpress、InfiniBand和RapidIO接口在内的许多接口协议的物理层都使用了SerDes技术。PCIExpress是一种计算机内部总线接口，主要用于高速板卡和芯片间的数据通信。InfiniBand是一种采用电缆或背板作为传输介质的高速串行接口，主要用于数据中心服务器和存储设备之间的通信。RapidIO是一种面向嵌入式系统的总线结构，主要用于嵌入系统的处理器总线，局部I/O总线及背板。除此之外，光互联论坛(OIF)制订了多种光纤通信芯片之间的接口标准中，也使用了SerDes技术将背板通信速率提高到6G和11G的水平。二．SerDes架构分析SerDes接口和传输信道组成了典型串行数据传输系统的物理层器件。在这个系统中，发送端的高层协议设备先根据协议的要求，把需要发送的数据包分解成信息帧，然后再将这些信息帧按照一定要求转换为字节信息，最后通过SerDes发送器将这些字节信息串行化，经信道发送出去。SerDes接收端接收到串行信号后，经过一系列操作将其还原成发送端发送的字节信息，然后根据协议要求将其重新成帧和打包，完成传输过程。SerDes接口在这个系统中就是发挥将并行的字节信号串行化的作用，根据所在传输系统协议要求的不同，SerDes还需要附加其他电路以完成各种协议功能。2.1SerDes的分类SerDes结构大致可以分为四类，分别是：并行时钟SerDes，8B/10B编码SerDes，嵌入式时钟SerDes，位交错SerDes。2.1.1并行时钟SerDes并行时钟SerDes常被用于将数据、地址和控制并行总线转换为串行数据。这种SerDes接口并不是将地址、数据和控制总线信号转换为一路串行信号，而是将地址、数据和控制总线分别使用复用器串化成地址串行信号、数据串行信号和控制串行信号。这些串行信号将和时钟信号一起被发送到接收器，接收器将利用接收到的时钟信号采样串行数据，经过解复用器将串行数据重新转换成并行信号。在发送数据信号的同时，这种结构的SerDes还需要并行发送一个时钟信号，用于接收端的信号同步。与并行总线相比，并行时钟SerDes大大减少了信号传输线的数量，尤其是包地线的数量，降低了系统功耗和信号串扰，并能驱动更长的线缆。而且，并行时钟SerDes能够传送多条串行信号，可以有效降低串行信道的传输速率，可以在保持较高性价比的同时，将传统总线传输距离扩展到若干米的范围。因此，并行时钟SerDes常被用于可堆叠以太网交换机、机架与机架之间的互联。但是，并行时钟SerDes需要并行传送一个时钟信号，这样不仅使得传输距离收到限制，而且在设计系统时，需要仔细考虑由于信道造成的时钟偏斜对系统的影响，以免引起系统的时序问题。2.1.2嵌入时钟SerDes将时钟信号嵌入到数据信号流里，然后在接受端重建同步时钟，可以不用在传送数据的同时，并行传送一个时钟信号，解决同时并行传送时钟所带来的问题，嵌入时钟SerDes的结构正是基于这种思想而设计的。嵌入时钟SerDes发送器在串行码流中周期性地插入一个时钟跳变沿，不管发送什么样的数据，接收端自动检测到这个固定时钟沿，一旦完成锁定，接收端即与发送端同步，能够将串行码流恢复成并行信号。这个嵌入的时钟bit被放置在串行数据信号的前面，所以嵌入时钟SerDes又被称作“start-stopbit”SerDes。嵌入时钟SerDes有效的总线数据位宽不限于整数字节，其常见的总线数据位宽为10bit和18bit。嵌入时钟SerDes具有了以下三个优良的特性：1、嵌入时钟SerDes并不是基于字节操作的，比如18bit嵌入时钟SerDes在传送两个字节数据信息的同时，在不增加额外电路的条件下，还可以传送2bit状态、控制、同步等其他信息；2、只要在同步初期使用参考时钟以免错误地锁定了谐波信号，嵌入时钟SerDes接收器就可以自动检测随机串行码流中包含的上升沿，这使得嵌入时钟SerDes对于参考时钟抖动的要求不高，对于时钟歪斜不敏感。3、嵌入时钟SerDes能够自动锁定串行码流中包含的时钟信号，这种特性不仅使得嵌入时钟SerDes适宜应用在发送器向多个接收器广播通信的系统里，而且使得嵌入时钟SerDes接收器易于实现热拔插的功能。具有以上优良特性的嵌入时钟SerDes常被用于基站的数据连接，图像采集设备、传感器和数字信号处理器的连接中。2.1.38B/10B编码SerDes8b/10bSerDes是一种对字节操作的SerDes，其产品的传输速率涉及1.0625Gbps、1.25Gbps、2.5Gbps、3.125Gbps，很多标准诸如以太网，光纤通信，InfiniBand中，都采用了8b/10bSerDes的结构。它首先将并行的字节信息编码成直流平衡的10bit8b/10b编码，再将它们串行发送出去。在接收端，8b/10bSerDes需要一个Comma检测器来检测串行码流中的特殊Comma字符，将串行码流划分成字边界正确的10bit8b/10b编码，送到解码器进行解码，得到和发送端相同的字节信息。多数8b/10bSerDes通过比较接收端恢复的时钟和外部参考时钟来判断时钟锁定的情况，所以8b/10bSerDes对于参考时钟的相位抖动和频率稳定性要求较高。2.1.4位交错SerDes位交错SerDes和前几种SerDes最大的不同在于，前三种SerDes的输入都是并行数据，而位交错SerDes的输入则是串行数据，它常用来将多个通道较低速的SONET/SDH或者8b/10b串行码流交叉复用成一路快速的串行码流。在接收端，接受器将高速串行码流转换成低速串行码流。需要注意的是，从通道1输入的串行码流不一定会从通道1输出，但是这并不影响位交错SerDes的应用，因为这些串行码流中包括的信息，在后续处理中是相互独立的。位交错SerDes工作在很高的速度上，它需要精准的时钟满足低抖动的需求，比如SONET采用的系统时钟就是精度极高的铯原子钟。位交错SerDes的应用主要有两个：1、位交错SerDes用在插分复用器等电信设备中，用于加强SONET/SDH通过光纤或者电缆连接核心网的能力，它通常被配置为4x155Mbps复用到622Mbps和4x622Mbps复用到2.488Gbps的功能；2、另一种位交错SerDes用在交换机或者路由器中，用于复用多个通道的8b/10bSerDes，以达到更高的传输带宽。下图是四种类型的SerDes比较：2.2SerDes一般结构本处给出的SerDes结构为典型的8B/10BSerDes结构，由发送通道和接收通道组成，其中，发送通道由编码器、并串转换、时钟发生电路及发送器构成；接收通道由接收器、时钟恢复电路、串并转换及解码器组成，如图：SerDes工作时采用全双工工作模式，即发送通道和接收通道可以同时工作。发送通道的工作原理：编码器对并行输入数据进行8B/10B编码后进行数据的并串转换，发送器将串行化的数字逻辑电平信号转为高速差分信号输出；接收通道工作原理：接收器接收差分输入信号并将其转化为数字逻辑电平的串行数据，CDR（clockdatarecovery时钟数据恢复）电路通过高速的串行数字信号恢复出采样时钟，然后数据进行串并转换，最后经8B/10B解码器输出并行信号。1.编码器/解码器：采用IBM公司制定的8B/10B编码规则。2.发送器/接收器：分别负责差分信号的输出和差分信号的接收。大部分SerDes采用了VML（voltagemodelogic电压模式逻辑）技术来实现，目前VML相对于其他接口标准（如LVDS、CML）应用范围较小，还属于一个非官方的串行接口标准，但是TI公司的许多新型收发器都采用了VML技术。VML驱动器相比LVDS驱动器而言，不需要复杂的基准电流源、共模反馈电路，更为重要的是它比LVDS驱动器的传输速度更快。另外，VML驱动器分别采用内部的NMOS、PMOS驱动管驱动输出差分信号的下降沿和上升沿，相对于CML，避免了采用外接上拉电阻驱动输出差分信号的上升沿，使得PCB版图设计更加简洁3.时钟发生电路：负责提供高速参考时钟信号给串并/并串转换模块以及CDR模块。4.PLL结构：SerDes芯片作为一种高速串行传输的接口芯片，它需要高质量低抖动的时钟，而且在将并行数据转换为串行数据时，需要将并行数据的时钟频率提高10倍或20倍，产生高速串行数据的时钟。因此，我们有必要设计高质量的锁相环和频率合成器，来保证提供的时钟具有高质量、高频率、低抖动。锁相环总的来说是一个负反馈跟踪控制系统，它完成了对压控振荡器（VCO）所产生频率的控制和稳定。通过这样一个系统，压控振荡器产生的时钟就可以稳定的作为其他系统的时钟进行使用。锁相环最重要的一个应用就是产生稳定的时钟。锁相环电路是一个特殊系统跟踪另外一