使用Quartus进行多功能数字钟设计

EDA设计使用QuartusII进行多功能数字钟设计院系：机械工程专业：车辆工程姓名：张小辉学号：115101000151指导老师：蒋立平、花汉兵时间：2016年5月25日2摘要本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程）。本实验需要完成一个数字钟的设计，进行试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。关键字：电类综合实验QuartusⅡ数字钟设计仿真3AbstractThisexperimentiselectriccomprehensiveexperimentalcourseworkandneedtousetheQuartusIIsoftware,QuartusIIisAlteraintegratedPLD/FPGAdevelopmentsoftware,schematicandVHDL,VerilogHDLandAHDL(Alterahardwaredescriptionlanguagesupport)etc.avarietyofdesigninputform,embeddedinitsownsynthesizerandsimulatorcancompletehardwareconfigurationcompletePLDdesignprocessfromdesignentryto).Theneedtocompletethedesignofadigitalclock,anddebugthedesignofexperimentandsimulation,theexperimentalgoalistoachievetiming,school,reset,keepandthewholepointtimekeepingandotherbasicfunctions,andthendownloadtothesmartsopcexperimentalsystemdebuggingandvalidation.Keywords:ElectricpowerintegratedexperimentQuartusIIDigitalclockdesignSimulation4目录EDA设计............................................................................................................................................1摘要...........................................................................................................................................2目录...........................................................................................................................................4一、设计要求[1]...............................................................................................................................5二、工作原理[2]...............................................................................................................................6三、各模块说明[3]...........................................................................................................................71、分频模块.............................................................................................................................72、计时模块.............................................................................................................................93、动态显示模块[3]................................................................................................................114、校分与校时模块...............................................................................................................115、清零模块...........................................................................................................................136、保持模块...........................................................................................................................137、报时模块...........................................................................................................................13四、总电路的形成.........................................................................................................................15五、调试、编程下载.....................................................................................................................16六、试验中出现的问题及解决办法.............................................................................................17七、实验收获与感受.....................................................................................................................18八、参考文献.................................................................................................................................195一、设计要求[1]1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。2.具体要求如下：1)能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。2)分别由六个数码管显示时分秒的计时。3)K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。4)K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。5)在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。3.设计想要实现的部分提高要求由于我没有本实验所需相关基础，我只选择了时钟具有整点报时功能这一提高功能，当时钟计到59分53秒时开始报时，在59分53秒,59分55秒,59分57秒时报时频率为512Hz,59分59秒时报时频率为1KHz。4.仿真与验证用QuartusⅡ软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。6二、工作原理[2]数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分、校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。7三、各模块说明[3]1、分频模块实验箱只提供了48MHZ频率的晶振，需要使用分频模块以得到我们所需的频率的脉冲。实验中需要1HZ作为时秒、分、时的时钟信号，2HZ作为校分、校时的时钟信号，512HZ、1000HZ作为报时蜂鸣所需频率信号等。注：FP为“分频”缩写标注（1）二分频2分频电路图波形图如下：（2）三分频3分频电路图8波形图如下：（3）十分频10分频电路图波形图如下：(4)二十四分频24分频电路图9(5)一千分频1000分频电路图(6)分频器总体电路分频总电路其中，24FP可由一个3FP和三个2FP级联而成，1000FP可由三个10FP级联而成。2、计时模块计时电路包括秒，分，时，三个模块，顺次进位。其中秒和分的模块都是一个模六十计数器，时模块是一个模24计数器，设计时采用的是同步计数器，它们所接的时钟信号均为1Hz。（1）秒计时模块秒计时电路图当秒计时满59秒时由四与非门输出一个低电平将秒个位及秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。10波形图如下：（2）分计时模块分计时电路图波形图与秒计时模块的相类似。（3）时计时模块时计时模块时计时模块与秒，分模块类似，但是进位为24进位，故进位信号要设计在1123时置零进位，并且要等到秒与分信号都计到59时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。3、动态显示模块[3]此模块是用于数码管的动态显示，在本实验中一共需要6个数码管参与显示（秒2位，分2位，时2位，），所以计数器74161设计为模7的循环，其输出既作为4片74151的控制端，又作为3－8译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从六个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。由于扫描的频率为极高的几千赫兹,因