浅谈CMOS集成电路低功耗设计

浅谈CMOS集成电路低功耗设计李名扬20102466摘要：本文在对CMOS电路功耗来源分析的基础上，提出了降低电源电压、降低负载电容、降低开关活动性跳变率、调整晶体管的尺寸、降低MOS管的阈值电压等降低功耗的方法，然后介绍了CMOS集成电路低功耗设计中应注意的问题，最后对未来CMOS集成电路的发展进行了展望。关键词：CMOS集成电路，低功耗，阈值电压，门控时钟1引言随着CMOS集成电路的规模越来越大，工作频率不断提高，芯片的功耗也越来越大，这就给电路的使用带来了两个负面的影响。首先，为延长工作时间需要提高电源性能；其次，由于电路只能在一定的温度范围内工作，需要更精确的封装和良好的散热性能，这无疑会增加成本。功耗特别是功耗密度问题变得越来越突出，将成为影响电路性能的关键问题。功耗密度的增加将引起芯片温度升高，影响电路的可靠性，芯片温度每升高10℃，器件寿命将减少一半。为了避免芯片发热，则要花费更多的成本解决芯片封装和冷却问题。另外，VLSI的发展使整机体积缩小，促进了各种微小型的便携机和便携式设备的发展。靠电池供电的便携式设备及航空航天设备都需要低功耗电路以维持更长的电池寿命。因此，降低功耗是CMOS集成发展的需求，低功耗设计已成为一个关键的设计考虑。以下从低功耗技术研究的意义开始，逐步介绍一下有关CMOS集成电路低功耗设计的方法及注意问题。2低功耗技术的研究意义低功耗技术是上世纪九十年代开始由于实际应用需要受到广泛关注而迅速发展起来的，并且在集成电路设计中的重要性也随着工艺的发展越来越凸显。促进低功耗技术研究的因素有很多，概括起来主要有以下几点：1．电路的可靠性电路的功耗将转化为热量而释放出来，过多的热量将导致期间工作温度升高，继而降低系统的可靠性，导致许多问题产生。工作温度过高将使各种制造是的轻微物理缺陷所造成的故障显现出来，如桥接故障。温度的提高意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到整个系统的性能，进而损害整个系统的可靠性。研究表明，相对于正常工作的条件，温度每提高10℃，芯片的失效概率将会提高一倍。对于那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严峻。2.芯片封装成本电路功耗直接决定着芯片的封装形式，也就决定着芯片的封装成本。对于工作温度较低的芯片，可采用成本较低的塑料封装，而对于工作温度较高的芯片，需要采用成本至少高上5-10美元的陶瓷封装，以保证芯片不会被烧毁，另外温度过高的芯片还需要强有力的空气或者液冷散热装置，这些都会增加芯片成本。可以看出芯片的功耗在很大程度上决定着芯片的封装及散热装置成本。3.芯片测试及验证分析成本芯片在测试期间所消耗的功耗比正常运行功耗高出数倍。为了保证在测试时不会烧坏芯片，一种方法是通过昂贵的封装和散热装置来实现，这无疑会增加芯片成本；另外还可以使用降低测试频率、降低测试跳变率等提高测试时间的方法来降低测试功耗，但这就从一定程度上影响了测试覆盖率和可测试的故障类型，从而降低了测试的效果，提高了测试成本。另外，在深亚微米或纳米工艺下，由于功耗问题引起许多新的故障类型，传统的测试方法（如：静态漏电流测试法IDDQ）在一定程度上失效，这又将增大测试难度，提高测试成本。4.系统级芯片和移动设备的发展系统级芯片的发展和芯片集成度的进一步提高使得单个芯片上集成的功能越来越多，芯片功耗也相应提高，这对低功耗技术提出了更高的挑战。移动设备（如手机、掌上电脑、移动多媒体，还有一些特殊的应用如心脏起搏器等）无法配体积过大的散热装置，而且移动电源容量也是很有限的，低功耗技术显得尤其重要。5.电池和电源对于电池供电设备来说，设备的功耗大则要求更高成本、更大体积的电池。但电池容量的发展速度远远落后于芯片功耗的增长，如锂电池的容量大概为60千瓦时/小时，其容量在10年内只提高了10%左右，而芯片的功耗却呈指数形式增长，已经达到了几十倍，如果不采用一定的手段降低芯片功耗，电源将成为移动设备的一个重要瓶颈，严重影响着移动设备的广泛应用。3CMOS电路的功耗来源CMOS电路的功耗由3部分组成：动态功耗，短路功耗和静态功耗。PTotal=Pdynamic+Pshort+Pleakage上式中：Pdynamic是电路翻转时产生的动态功耗；Pshort是P管和N管同时导通时产生的短路功耗；Pleakage是由扩散区和衬底之间的反向偏置漏电流引起的静态功耗。3.1动态功耗当电路从一种稳定工作状态突然转变到另一种稳定状态的过程中，将产生动态功耗，动态功耗是电路工作中的主要耗能部分。下面就以CMOS电路的最基本单元——反相器为例，引出动态功耗的主要组成部分。图3．1为简单的CMOS反相器，假设输入电压是理想的阶跃波形，其上升和下降时间可以忽略不计。当输入电压从低变为高时，电路中的PMOS管截止，NMOS管开始导通，负载电容Cload通过NMOS管对地放电。此时电容电流等于NMOS管的瞬时漏极电流；当输入信号从高变为低时，电路中的NMOS管截止，PMOS管开始导通，电源Vdd通过PMOS管对负载电容Cload充电。此时电容电流等于PMOS管的瞬时漏极电流。在开关过程中，输出负载电容交替地充电和放电，就不可避免地消耗功率，这种功耗称为功能跳变功耗，又称为开关功耗，用Pswitching表示。典型的输入和输出电压波形及所期望的负载电容电流波形如图3．2所示。假设输入为周期性信号，器件在一个周期T内的平均功耗可表示为：因为在转换过程中，CMOS反相器中的NMOS管和PMOS管各在半个周期内有电流流过，所以可以采用计算输出负载电容充放电所需能量的方法来计算CMOS反相器的平均功耗：当工作频率f=1／T时，开关功耗Pswitching可表示为：开关功耗在CMOS电路中起决定作用，它约占整个电路功耗的75％～80％，因此，低功耗设计方法重点就在于降低开关功耗，根据式(3．3)可看出，减小负载电容Cload、工作电压Vdd以及工作频率f都可以降低开关功耗Pswitching。3.2短路电流功耗在理想情况下，电路中的NMOS管和PMOS管，一个处于导通时，另一个处于截止状态，从而使电源与地之间不存在一个直接通路。但在实际情况下，输入信号的上升和下降都需要一定的时间。在输入信号Vin，NMOS管的阈值电压Vtn，PMOS管的阈值电压Vtp以及电源电压Vdd满足条件VtnVinVdd一│Vtp│时，NMOS管和PMOS管同时导通，则有短路电流Ishort流过。对称的CMOS反向器，若跨导系数Kn=Kp=K，阈值电压Vtn=IVtpI=Vt，输入信号具有相同的上升、下降时间τ，我们就可以得到平均短路电流为：短路功耗：对于大多数芯片，短路电流功耗占整个电路功耗的5％～l0％。如果电源电压满足条件VddVtn+lVtpl，则可以消除短路电流，但低电源电压是以降低芯片速度为代价。设电路中某一输出缓冲器，工作频率f为100MHz，跨导系数为0．01A*V-2，阈值电压Vt=0．65V，上升、下降时间τ=2ns，电源电压Vdd=3.3V，经计算可知：P=1/12(0．01×100×106×2×10-9）（3．3—2×0．65)3≈1．2mW。假设负载电容Cload=10pF，同样经计算可得开关功耗：功能跳变功耗和短路电流功耗统称为动态功耗，而开关功耗Pswitching是最主要的。如果只考虑Pswitching，则总功耗就跟电源电压的平方成正比，所以降低电源电压是减小功耗最为有效的措施。例如，在其他条件不变时，电源电压由5V降低为3．3V，功耗将降低近60％；若电压降低到2V，则功耗将降低80％以上。3.3静态功耗当电路处于稳态时，理想情况下CMOS电路中不存在直流通路，因而没有静态功耗，但是由于各种泄漏电流的存在，使电路的静态功耗不为零。泄漏电流导致CMOS电路的静态功耗为：Ps=IVdd。随着CMOS集成电路尺寸的减小,栅电容和电源电压也相应减小,当门数固定、时钟频率提高时,由于功耗近似正比于频率和负载电容的一次方,而正比于电源电压的二次方,所以整个电路功耗将减小。4CMOS电路的功耗优化方法在集成电路的快速发展过程中，CMOS电路的大规模使用，得益于它的低功耗特性。以下将对CMOS电路功耗优化方法进行简要阐述。4.1动态功耗优化方法动态功耗是集成电路工作中的主要耗能部分，它产生于电路从一种稳定的工作状态突然转变到另一种稳定状态的过程中。如何优化动态功耗，是摆在我们面前的一个难题。1）降低电源电压。由于电源电压的平方与动态功耗成正比关系，那么降低电源电压将是减少、优化电路功耗的最有效方法。相比其他降低动态功耗方法而言，降低电源电压的效果更为显著，因其针对的整个芯片，而不仅针对某一个单元，并且在不改变电路结构的情况下便可实现低功耗设计的目的。2）降低负载电容。动态功耗与负载电容也成正比，因而，降低负载电容也是优化、降低动态功耗的一个重要途径。在CMOS集成电路中，电容主要有两部分组成，一部分是与器件工艺有关的器件栅电容和节点电容；另一部分是连线电容。降低负载电容不仅能降低集成电路的动态功耗，还能够提高集成电路的运行速度。值得注意的是，为了降低负载电容，在选用器件是可以选择小的器件，同时，在设计是也要减少连线长度。3）降低开关活动性跳变率。动态功耗除了与电源电压、负载电容成正比例，还与电路的工作频率、单位时间内信号在高低电平之间的跳变次数成比例。但在实际的设计中，采取降低工作频率的做法是不可取的，但可考虑从降低开关活动性跳变率入手，众所周知，当信号活动性为零时，即使负载电容很大，电路也不消耗能量。因而，在具体的工作实践中，当电路的某个系统或模块不工作，处于休眠状态时，可以试着将这些系统的时钟屏蔽，这样可以停止部分电路的工作和翻转，从而起到了减少电路功耗的作用。然而，值得注意的是，在CMOS集成电路中，存在相当一部分问题。然而，在保证性能和面积的前提下，尽最大可能地降低功耗是集成伪跳变，伪跳变对电路工作没有任何作用，反而因其占据了一定的开关活动性，使得电路系统功能白白损失。另外，伪跳变可以向下一级电路传播，传播经过的系统单位越多，造成的功耗便越多。因此，在降低开关活动性跳变率的同时，可以采取缩短传播长度，消除伪跳变。4.2短路电流功耗优化方法我们总能够设法通过调整晶体管的尺寸,以确保各级的上升下降时间尽量相近。器件工艺尺寸的不断减小对功耗的降低和电路速度的提高有着重要的影响。其中主要的一点是整个电容的减少,这将在一定程度上减少电路的功耗和延迟。栅电容和连线电容一般可以用下式表示:式中,W为宽度,L为长度,tox为氧化层厚度,Εox为氧化层介电常数。但是,金属互连线的厚度几乎没有随着工艺尺寸缩小而减小,所以金属层和衬底的侧壁电容变化不大。因此,电容的减小不如我们想象的那么明显。随着器件工艺尺寸的减小,降低了电路的电源电压,前面已分析过电路的功耗与Vdd平分近似成正比,所以功耗有明显的下降。4.3静态功耗电路优化从理论角度来讲，在电路稳定状态下CMOS集成电路没有从电源到地的直接路径，因而不会产生静态功耗，然而，实际情况下，在MOS管会出现两种漏电流分量，一种是由反偏二极管和寄生场效应晶体管形成的反向漏电流；一种是由弱反型晶体管中源极和漏极之间的扩散引起的亚阂值电流。这两种电流都不为零，所以影响了总的电路功耗，这样形成了功耗被称为静态功耗。1）阈值电压对漏电流的影响。降低电源电压能够是集成电路的功耗迅速减少。但需注意的是，这样也延长了电路运行的时间。同时从以上阐述的动态功耗优化技术中也可得知，电源电压是影响功耗的最大因素之一。因此，为了降低动态电压，我们可以降低MOS管的阈值电压，以此达到降低动态功耗的效能。然而，阈值电压的降低造成了亚阈值电流的急速增长，由此，产生的电路静态功耗也相应随之增长。从实际情况来看，这种现象已不容忽视。现实做法是，在集成电路设计上，为降低亚阈值电流，通常采取多阈值技术。一方面在保证电路性能的同时，另一方面也能减少电路的漏电流，从而降低电路的静态功耗。2）阈值电压的