数字电路试卷

一、填空题（每空1分，共20分）1、二进制数100011111.01000101对应的十六进制数为11F.45，对应的八进制数为437.212。十六进制数A040.5对应的二进制数为1010000001000000.0101。十进制数120对应的二进制数为11101000。2、逻辑代数的三种基本运算是或、非和与。3、三态门可能输出的三种状态是低电平、高电平和高阻态。4、逻辑函数CAABCBAL),,(的最小项表达式为ABC。5、三位二进制减法计数器的初始状态为101，四个CP脉冲后它的状态为。6、若用触发器组成某十一进制加法计数器，需要个触发器，有个无效状态。7、SRAM（AM9122）的容量为256×4位，地址线有____________位，数据线有_____________位。若将容量扩展为1024×8，需要AM9122_______________片，地址线有_______________位。8、555定时器构成的施密特触发器，若电源电压VCC＝12V，电压控制端经0.01µF电容接地，则上触发电平UT+＝V，下触发电平UT–＝V。二、选择题（每小题2分，共20分）1、三变量函数BCACBAF,,的最小项表示中不含下列哪项(C)。A.m2B.m5C.m3D.m72、CMOS门电路如图1所示，输出端L的逻辑表达式为()。A.BALB.ABLC.BALD.ABL3、与图2所示波形相对应的真值表是(A)。4、若在编码器中有50个编码对象，则要求输出二进制代码位数为()位。A.5B.6C.10D.505、电路如图3（图中为下降沿JK触发器），触发器当前状态Q3Q2Q1为“011”，请问时钟作用下，触发器下一状态为（）。图3A.“110”B.“100”C.“010”D.“000”6、将D触发器改造成T触发器，图4所示电路中的虚线框内应是（）。图4A.或非门B.与非门C.异或门D.同或门7、某时序电路的状态图如图5所示，该电路为（）。A.四进制加计数器B.四进制计数器C.五进制加计数器D.五进制计数器8、单稳态触发器的输出脉冲的宽度取决于（）。A.触发脉冲的宽度B.触发脉冲的幅度C.电路本身的电容、电阻的参数D.电源电压的数值9、多谐振荡器可产生（）。A.正弦波B.矩形脉冲C.三角波D.锯齿波10、在ADC工作过程中，包括保持a，采样b，编码c，量化d四个过程，它们先后顺序应该是（）。A.abcdB.bcdaC.cbadD.badc三、（10分）设计一个举重裁判表决器，设举重比赛有三个裁判，一个主裁判A、两个副裁判B和C。杠铃完全举起的裁决由每一个裁判按下自己面前的按钮来确定。只有当两个或两个以上裁判（其中必须有主裁判）判明成功时，表示“成功”的灯才亮。试列出此逻辑问题的真值表，并写出判决函数表达式，画出逻辑电路图（用与非门）。四、（10分）已知逻辑函数L（X、Y、Z）YXYZX，分别用数据选择器74151和3线—8线译码器74138（如图6）实现其功能。（74LS138功能表和74LS151逻辑功能表见附录）图6五、（15分）某同步时序逻辑电路如图7所示。A2A1A0图7(1)写出该电路激励方程和输出方程；(2)填写表1所示次态真值表；表1(3)填写表2所示电路状态表；表2输入X现态Q2Q1激励方程J2K2J1K1次态Q2(n+1)Q1(n+1)输出Z现态次态Q2(n+1)Q1(n+1)输出Q2Q1X=0X=1Z00011011(4)设各触发器的初态均为0，试画出图8中Q1、Q2和Z的输出波形。图8(5)改用T触发器作为存储元件，填写图9中激励函数T2、T1卡诺图，求出最简表达式。图9六、（15分）试用下降沿触发的D触发器设计一同步时序逻辑电路，其状态图如图10所示（1）列出状态表；（2）写出激励方程和输出方程。000110111/10/11/01/10/10/11/10/1X/ZQ1Q0图10七、（10分）图11所示是倒T形电阻网络D/A转换器。已知10kR，V10REFV，试求：（1）Ov的输出范围；（2）当01100123DDDD时，?Ov图11一、填空题（每空2分，共20分）1、二进制数101001对应的八进制数为、十六进制数为。2、四位二进制减法计数器的初始状态为0011，四个CP脉冲后它的状态为。3、已知Intel2114是1K*4位的RAM集成电路芯片，它有地址线条，数据线条。4、55定时器构成的基本施密特触发器没有外接控制电压,若电源电压VCC＝12V时，正、负向阈值电压分别为和，回差电压为。5、A/D转换器一般要经过取样、、量化及4个过程。二、选择题（每小题2分，共20分）1、下列逻辑代数运算错误的是（）。A.A+A=AB.AA=1C.AA=AD.A+A=12、逻辑函数F=)(BAA=（）。A.BB.AC.BAD.BA3、在函数L（A、B、C、D）CDAB的真值表中，1L的状态有（）个。A.2；B.4；C.6D.74、某电路的真值表如表1所示，则该电路的逻辑表达式为（）。A.CYB.ABCYC.CABYD.CCBY表1ABCYABCY000010000011101101001101011111115、八选一数据选择器，其地址输入（选择控制）端有（）个。A.1；B.2；C.3D.46、某时序电路设计过程中的最简状态图中的状态数为10个，设计该电路至少需要用（）个触发器。A.1；B.2；C.3D.47、构成时序电路，存储电路（）。A.必不可少B.不能存在C.可有可无D.A、B和C均错8、一个5位地址码、8位输出的ROM，其存储矩阵的容量为（）。A.48B.64C.512D.2569、某时序电路的状态图如图1所示，该电路为（）。图1A.四进制加计数器B.四进制计数器C.五进制加计数器D.五进制计数器10、施密特触发器常用于（）A.脉冲整形与变换B.定时、延时C.计数D.寄存三、（15分）在三个输入信号中，I0的优先权最高，I1次之，I2最低，、它们的输出分别为，L0、L1、L2，要求同一时间内只有一个信号输出。如有两个及两个以上的信号同时输入时，则只有优先权最高的有输出，试设计一个能实现此要求的逻辑电路。四、（15分）用3线—8线译码器74138能实现图2所示的逻辑功能的电路（74LS138功能表见附录）图2五、（15分）分析下面的时序逻辑电路（如图3所示）。（1）给出该电路的状态方程、输出方程、驱动方程；（2）给出该电路的状态转换图；（3）指出该电路的逻辑功能。六、（15分）用JK触发器及逻辑门电路设计一个3位二进制同步加法计数器。写出设计过程并画逻辑图。图31DQ1C11DQ2C1Q2=1&&&YFF2FF1CLKPAQ1=11