计算机组成原理实验报告-单周期CPU的设计与实现

电子科技大学计算机科学与工程学院标准实验报告（实验）课程名称：计算机组成原理实验电子科技大学教务处制表电子科技大学2指令0指令1指令5指令2指令41个时钟周期Clock实验报告学生姓名：郫县尼克杨学号：2014666666666指导教师：陈虹实验地点：主楼A2-411实验时间：12周-15周一、实验室名称：主楼A2-411二、实验项目名称：单周期CPU的设计与实现。三、实验学时：8学时四、实验原理：（一）概述单周期（SingleCycle）CPU是指CPU从取出1条指令到执行完该指令只需1个时钟周期。一条指令的执行过程包括：取指令→分析指令→取操作数→执行指令→保存结果。对于单周期CPU来说，这些执行步骤均在一个时钟周期内完成。（二）单周期cpu总体电路本实验所设计的单周期CPU的总体电路结构如下。3（三）MIPS指令格式化MIPS指令系统结构有MIPS-32和MIPS-64两种。本实验的MIPS指令选用MIPS-32。以下所说的MIPS指令均指MIPS-32。MIPS的指令格式为32位。下图给出MIPS指令的3种格式。本实验只选取了9条典型的MIPS指令来描述CPU逻辑电路的设计方法。下图列出了本实验的所涉及到的9条MIPS指令。五、实验目的1、掌握单周期CPU的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。2、认识和掌握指令与CPU的关系、指令的执行过程。3、熟练使用硬件描述语言Verilog、EDA工具软件进行软件设计与仿真，以培养学生的分析和设计CPU的能力。六、实验内容（一）拟定本实验的指令系统，指令应包含R型指令、I型指令和J型指令，指令数为9条。（二）CPU各功能模块的设计与实现。（三）对设计的各个模块的仿真测试。（四）整个CPU的封装与测试。七、实验器材（设备、元器件）：263125212016151110650oprsrtrdsafuncR型指令263125212016150oprsrtimmediateI型指令2631250opaddressJ型指令4（一）安装了XilinxISEDesignSuite13.4的PC机一台（二）FPGA开发板：AnvylSpartan6/XC6SLX45（三）计算机与FPGA开发板通过JTAG（JointTestActionGroup）接口连接，其连接方式如图所示。八、实验步骤一个CPU主要由ALU（运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。在本实验中基本功能部件主要有：32位2选1多路选择器、5位2选1多路选择器、32位寄存器堆、ALU等。（一）新建工程（NewProject）启动ISEDesignSuite13.4软件，然后选择菜单File→NewProject，弹出NewProjectWizard对话框，在对话框中输入工程名CPU，并指定工作路径D:\Single_Cycle_CPU。（二）基本功能器件的设计与实现（1）多路选择器的设计与实现a.5位2选1多路选择器（MUX5_2_1）的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个VerilogModule模块，名称为：MUX5_2_1，然后输入其实现代码：MODULEMUX5_2_1(INPUT[4:0]A,INPUT[4:0]B,INPUTSEL,OUTPUT[4:0]O);ASSIGNO=SEL?B:A;ENDMODULE在ISE集成开发环境中，对模块MUX5_2_1进行综合（Synthesize），综合结果如图所示：5在ISE集成开发环境中，对模块MUX5_2_1进行仿真（Simulation）。输入如下测式代码：MODULEMUX5_2_1_T;//INPUTSREG[4:0]A;REG[4:0]B;REGSEL;//OUTPUTSWIRE[4:0]C;//INSTANTIATETHEUNITUNDERTEST(UUT)MUX5_2_1UUT(.A(A),.B(B),.SEL(SEL),.C(C));INITIALBEGIN//INITIALIZEINPUTSA=0;B=0;SEL=0;//WAIT100NSFORGLOBALRESETTOFINISH#100;A=5'B10100;B=0;SEL=1;//WAIT100NSFORGLOBALRESETTOFINISH#100;A=1;B=5'B10000;SEL=0;6//WAIT100NSFORGLOBALRESETTOFINISH#100;A=5'B00000;B=5'B11000;SEL=1;//ADDSTIMULUSHEREENDENDMODULE然后进行仿真，仿真结果如图所示：b.32位2选1多路选择器的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个VerilogModule模块，名称为：MUX32_2_1，然后输入其实现代码：MODULEMUX32_2_1(INPUT[31:0]A,INPUT[31:0]B,INPUTSEL,OUTPUT[31:0]O);ASSIGNO=SEL?B:A;ENDMODULE在ISE集成开发环境中，对模块MUX32_2_1进行综合（Synthesize），综合结果如图所示：7在ISE集成开发环境中，对模块MUX32_2_1进行仿真（Simulation）。首先输入如下测式代码：MODULEMUX32_2_1_T;//INPUTSREG[31:0]A;REG[31:0]B;REGSEL;//OUTPUTSWIRE[31:0]O;//INSTANTIATETHEUNITUNDERTEST(UUT)MUX32_2_1UUT(.A(A),.B(B),.SEL(SEL),.O(O));INITIALBEGINA=0;B=0;SEL=0;//WAIT100NSFORGLOBALRESETTOFINISH#100;A=32'H00000001;B=32'H00000000;SEL=1;#100;A=32'H00000101;B=32'H00000010;SEL=0;//ADDSTIMULUSHEREENDENDMODULE然后进行仿真，仿真结果如图所示:8（2）符号扩展（Sign_Extender）的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个VerilogModule模块，名称为：Sign_Extender，然后输入其实现代码：MODULESIGN_EXTENDER(INPUT[15:0]D,OUTPUT[31:0]O);ASSIGNO=(D[15:15]==1'B0)?{16'B0,D[15:0]}:{16'B1,D[15:0]};ENDMODULE在ISE集成开发环境中，对模块Sign_Extender进行综合（Synthesize），综合结果如图所示。在ISE集成开发环境中，对模块MUX32_2_1进行仿真（Simulation）。首先输入如下测式代码：MODULESIGN_EXTENDER_T;//INPUTSREG[15:0]D;//OUTPUTSWIRE[31:0]O;//INSTANTIATETHEUNITUNDERTEST(UUT)SIGN_EXTENDERUUT(9.D(D),.O(O));INITIALBEGIN//INITIALIZEINPUTSD=0;//WAIT100NSFORGLOBALRESETTOFINISH#100;//ADDSTIMULUSHERED=16'H0011;#100;D=16'H1011;ENDENDMODULE然后进行仿真，仿真结果如图所示:（3）32位寄存器堆（RegFile）的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个VerilogModule模块，名称为：RegFile，然后输入其实现代码：MODULEREGFILE(INPUT[4:0]RN1,RN2,WN,INPUTWRITE,INPUT[31:0]WD,OUTPUT[31:0]A,B,INPUTCLOCK);REG[31:0]REGISTER[1:31];ASSIGNA=(RN1==0)?0:REGISTER[RN1];ASSIGNB=(RN2==0)?0:REGISTER[RN2];ALWAYS@(POSEDGECLOCK)BEGINIF(WRITE&&WN!=0)REGISTER[WN]=WD;10ENDENDMODULE在ISE集成开发环境中，对模块RegFile进行综合（Synthesize），综合结果如图所示。在ISE集成开发环境中，对模块RegFile进行仿真（Simulation）。输入如下测式代码：MODULEREGFILE_T;//INPUTSREG[4:0]RN1;REG[4:0]RN2;REG[4:0]WN;REGWRITE;REG[31:0]WD;REGCLOCK;//OUTPUTSWIRE[31:0]A;WIRE[31:0]B;//INSTANTIATETHEUNITUNDERTEST(UUT)REGFILEUUT(.RN1(RN1),.RN2(RN2),.WN(WN),.WRITE(WRITE),.WD(WD),.A(A),.B(B),11.CLOCK(CLOCK));INITIALBEGIN//INITIALIZEINPUTSRN1=0;RN2=0;WN=0;WRITE=0;WD=0;CLOCK=0;//WAIT100NSFORGLOBALRESETTOFINISH#100;RN1=5'B00001;RN2=5'B00001;WN=5'B00001;WRITE=1;WD=0;CLOCK=0;#100;CLOCK=1;#50;WD=32'HBBBBBBBB;#50;CLOCK=0;#100;CLOCK=1;#100CLOCK=0;//ADDSTIMULUSHEREENDENDMODULE然后进行仿真，仿真结果如图所示:12（4）运算器（ALU）设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择NewSource命令，创建一个VerilogModule模块，名称为：ALU，然后输入其实现代码：MODULEALU(INPUT[31:0]A,B,INPUT[2:0]ALU_OPERATION,OUTPUT[31:0]RESULT,OUTPUTZERO);ASSIGNRESULT=(ALU_OPERATION==3'B000)?A+B:(ALU_OPERATION==3'B100)?A-B:(ALU_OPERATION==3'B001)?A&B:(ALU_OPERATION==3'B101)?A|B:(ALU_OPERATION==3'B010)?A^B:(ALU_OPERATION==3'B110)?{B[15:0],16'H0}:32'HXXXXXXXX;ASSIGNZERO=~|RESULT;ENDMODULE在ISE集成开发环境中，对模块ALU进行综合（Synthesize），综合结果如图所示:在ISE集成开发环境中，对模块ALU进行仿真（Simulation）。输入如下测式代码：MODULEALU_TB;//INPUTS13REG[31:0]A;REG[31:0]B;REG[2:0]ALU_OPERATION;//OUTPUTSWIRE[31:0]RESULT;WIREZERO;//INSTANTIATETHEUNITUNDERTEST(UUT)ALUUUT(.A(A),.B(B),.ALU_OPERATION(ALU_OPERATION),.RESULT(RESULT),.ZERO(ZERO));INITIALBEGIN//INITIALIZEINPUTSA=0;B=0;ALU_OPERATION=0