数字系统设计期末试卷参考答案(级)

09级“数字系统设计”期末考试参考答案一、填空（每空1分，共15分）1.12.原状态3.同步4.2n5.(01001110)2或4EH、(10110010)2或B2H6.clkEVENTANDclk=’1’7.通过电阻接到电源上8.169.542110.并行11.翻转12.m13.6、6二、单项选择题（每小题1分，共10分）1-5：C、B、A、B、A6-10：B、A、C、D、B三、判断下列命题正误（每小题1分，共15分）1-5：错、错、对、错、对6-10：对、对、错、对、对11-15：错、对、错、对、错四、用卡诺图化简法将逻辑函数化为最简与或式，写出化简步骤（6分）由函数式可画出卡诺图如下：CDAB00011110001110011110110000100110由卡诺图化简得：F=AC+AD+BD卡诺图的循环码标识正确——1分；卡诺图中的“1”填写正确——1分；3个卡诺圈正确——3分；最简表达式正确——1分五、按要求完成下列各题，并写出分析步骤（12+12＝24分）1.（12分）分析下面电路实现的逻辑功能，并判断能否自启动，写出分析步骤。（1）由逻辑电路图可写出各JK触发器的驱动方程（3分）J0=Q2；K0=1；J1=K1=Q0；J2=Q1Q0；K2=(Q1Q0)三个JK触发器都受外部同一时钟的控制，也就是同步时序电路（2）将驱动方程代入JK触发器的特性方程Q*=JQ+KQ得各状态方程：（3分）Q0*=J0Q0+K0Q0=Q2Q0；Q1*=J1Q1+K1Q1=Q1Q0+Q1Q0=Q1Q0；Q2*=J2Q2+K2Q2=Q2Q1Q0+Q2Q1Q0=Q1Q0；且3个触发器都在CLK的下降沿到达时发生动作（3）设初态为000，列出状态转换真值表如下：（2分）CLK下降沿顺序Q2Q1Q0Q2*Q1*Q0*00000011001010201001130111004100000上表中101、110、111没有出现，即是无效状态，由前面的状态方程可得，101、110、111的次态分别为：010、010、100——可以自启动（2分）（4）由状态转换真值表可知，该电路是一个同步五进制加法计数器，并且能够自启动。（2分）2.（12分）（1）由题目可知，初始状态由CR=0进行复位，74HC194的Q3Q2Q1Q0=0000，然后在时钟脉冲的作用下进行移位，由于M1M0=10，所以，每有一个时钟脉冲的上升沿，74HC194就右移移位，图中DSL与Q0取反相连，所以，右移的过程中，Q0移出后经取反从Q3进入，即，74HC194构成了一个4位的扭环形计数器，有效状态依次为0000、1000、1100、1110、1111、0111、0011、0001；8个有效状态循环输出。状态转换图如下：00001000110011101111011100110001Q3Q2Q1Q0分析过程及状态转换图——6分；（2）由此，可画出Q3Q2Q1Q0的波形图如下：CLKQ3Q2Q1Q0画波形图——6分六、设计题：根据要求设计电路，写出设计步骤（15+15＝30分）1.（15分）(1)画出真值表(3分)其中，X,Y为被减数和减数，Bi为借位输入；D和BO分别为差和借位输出XYBiDBO0000000111010110110110010101001100011111——输入的8种组合以及D、BO的输出各1分(2)写出逻辑表达式，并画出用逻辑门电路实现该功能的逻辑电路图。(4分)由上面的真值表可写出逻辑表达式如下：D=∑m(1,2,4,7)=XYBi+XYBi+XYBi+XYBi=XYBiBO=∑m(1,2,3,7)=XYBi+XYBi+XYBi+XYBi=XY+XBi+YBi画出逻辑电路图如下：两个表达式各1分，电路图2分(3)用VHDL语言编程描述这个一位的全减器。(8分)LIBRARYIEEE;XYBiBODUSEIEEE.STD_LOGIC_1164.ALL;——2分ENTITYfull_subISPORT(x,y,bi:INSTD_LOGIC;d,bo:OUTSTD_LOGIC);ENDfull_sub;——3分ARCHITECTUREarchOFfull_subISBEGINd=xXORyXORbi;——1分bo=(NOT(x)ANDy)OR(NOT(x)ANDbi)OR(yANDbi);——1分ENDarch;——结构体的框架1分2.（15分）(1)题目要求产生的序列脉冲为100111——共6位，故需要6个计数状态，所以74HC161应该实现六进制加法计数，取有效计数状态为000101，列出状态转换表如下：Q2Q1Q0输出F000011001020100301114100151011——2分(2)计数器模块——由于74HC161是同步预置数的计数器，故利用预置数控制端实现六进制计数，此时LD的控制逻辑为：LD=(Q2Q0)，置入数据端接地（全0），并将复位信号置为无效，允许计数，即CR、P、T均接高电平——LD控制逻辑2分，分析过程1分，共3分(3)数据选择器模块——将74HC161的Q2、Q1分别与74HC253的数据选择控制端A1、A0相接，则由上面的状态转换表，可得：A1A0=00时，F=Q0；A1A0=01时，F=Q0；A1A0=10时，F=1；又由于4选1数据选择器的逻辑函数为F=A1A0D0+A1A0D1+A1A0D2+A1A0D3，所以D0=Q0；D1=Q0；D2=1；并把74HC253的允许输出控制OE接有效（0）。——3个表达式各1分，分析过程1分，共4分由上面的分析，可画出逻辑电路图如下：74HC161D1D0D2D3CLKTPCOQ1Q0Q2Q3CLK1CRLD1000074HC253D1D2D3D0YA0A1OEF1——逻辑电路图6分（数据选择器模块的另一种方案：也可以将74HC161的Q1、Q0分别与74HC253的数据选择控制端A1、A0相接，则由上面的状态转换表，可得：A1A0=00时，F=1；A1A0=01时，F=Q2；A1A0=10时，F=0；A1A0=11时，F=1；对应地有：D0=1；D1=Q2；D2=0；D3=1；逻辑电路图如下）74HC161D1D0D2D3CLKTPCOQ1Q0Q2Q3CLK1CRLD1000074HC253D1D2D3D0YA0A1OEF011