实验五1位全加器原理图输入设计

1位全加器原理图输入设计设计思路：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成一位半加器的设计。步骤：1.双击QuartusII7.2图标，启动QuartusII7.2，并新建工程：为本项设计的文件夹取名为fadder，路径为E:\EDA\fadder：2.输入设计项目和存盘原理图编辑输入流程如下：（1）QuartusII，选菜单File→New，在弹出的New对话框中选择DeviceDesignFiles页的原理图文件编辑输入项BlockDiagram/SchematicFile，按OK按钮后将打开原理图编辑窗口。（2）在编辑窗口中的任何一个位置上右击鼠标，将出现快捷菜单，选择其中的输入元件项Insert→Symbol,于是将弹出下图所示的输入元件的对话框。（3）单击按钮“...”，找到基本元件库路径项，选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击Symbol窗口的OK按钮，即可将元件调入原理图编辑窗口中。或者直接在name栏输入元件名称，如“output”、“input”，“and2”等即可直接调出所需元件。（4）绘制好电路图后，选择菜单File→Save，选择刚才为自己的工程建立的目录E:\EDA\fadder，将已设计好的原理图文件取名为hadder.bdf，并将其设置为顶层文件右侧ProjectNavigator→Files，右键选中hadder.bdf，setastoplevelentity。存盘在此文件夹内。（5）指定芯片如下图，选择CycloneII系列EP2C35F672C6，点击OK：（6）编译项目如果没有错误将弹出：（7）时序仿真：为了测试设计项目的正确性，要进行时序仿真或者功能仿真。选择File—New—OtherFiles—VectorWaveformFile新建波形文件。打开波形编辑窗口，并准备输入信号节点：使用Ctrl+鼠标滚轮即可调整大小。选择Edit—EndTime，设定适当仿真时间宽度，以便有足够长的观察时间。如下图所示：为输入信号设定测试电平，如图利用必要的功能键为输入信号设定测试点评，以便仿真后能测试输出信号的正确性。将设定好的波形文件用默认文件名save存盘后，可以直接使用进行时序仿真，或者选择tools—SimulatorTool进行功能仿真，生成网表后，运行并且得到波形报告。由此检验设计的正确性。3.将设计项目设置成可调用的元件待查验了半加器的设计正确之后，为了构成全加器的顶层设计，必须将以上设计的半加器hadder.bdf设置成可调用的元件。方法下图所示，在打开半加器原理图文件hadder.bdf的情况下，选择菜单File→Create/Update→SymbolFilesforCurrentFile项，即可将当前文件hadder.bdf变成一个元件符号存盘，以待在高层次设计中调用。4.设计全加器顶层文件为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同前，即再次行径菜单File→New→BlockDiagram/SchematicFile。在新打开的原理图编辑窗口双击鼠标，在弹出的图中选择hadder.bdf元件，调出元件，并按照图连接好全加器电路图，以fadder.bdf为名将此全加器设计存在同一路径的文件夹中。5.将设计项目设置成工程和时序仿真将顶层文件fadder.bdf设置为工程并且编译，全加器的时序仿真波形见下图。