基于Libero的数字逻辑设计仿真及验证实验实验报告-eda

___计算机__学院_13网络工程___专业__2__班________组、学号3113006452姓名____陈聪_____协作者______________教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。1实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个．．．．）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有．．模块及测试平台代码清单//74HC00代码-与非moduleHC00(A,B,Y);inputA,B;outputY;assignY=~(A&&B);endmodule//74HC00测试平台代码`timescale1ns/1nsmoduletestbench;2regA,B;wireY;HC00testbench00(A,B,Y);initialbeginA=0;B=0;#10A=1;#10B=1;#10A=0;#10;endendmodule//74HC02代码-或非moduleHC02(A,B,Y);inputA,B;outputY;assignY=~(A||B);endmodule//74HC02测试平台代码`timescale1ns/1nsmoduletestbench;regA,B;wireY;HC02testbench02(A,B,Y);initialbeginA=0;B=0;#10A=1;#10B=1;#10A=0;#10;endendmodule//74HC04代码-非moduleHC04(A,Y);inputA;outputY;assignY=~A;endmodule//74HC04测试平台代码`timescale1ns/1nsmoduletestbench;regA;3wireY;HC04testbench04(A,Y);initialbeginA=0;#10;A=1;#10;endendmodule//74HC08代码-与moduleHC08(A,B,Y);inputA,B;outputY;assignY=A&&B;endmodule//74HC08测试平台代码`timescale1ns/1nsmoduletestbench;regA,B;wireY;HC08testbench08(A,B,Y);initialbeginA=0;B=0;#10A=1;#10B=1;#10A=0;#10;endendmodule//74HC32代码-或moduleHC32(A,B,Y);inputA,B;outputY;assignY=A||B;endmodule//74HC32测试平台代码`timescale1ns/1nsmoduletestbench;regA,B;wireY;HC32testbench32(A,B,Y);initial4beginA=0;B=0;#10A=1;#10B=1;#10A=0;#10;endendmodule//74HC86代码-异或moduleHC86(A,B,Y);inputA,B;outputY;assignY=A^B;endmodule//74HC86测试平台代码`timescale1ns/1nsmoduletestbench;regA,B;wireY;HC86testbench86(A,B,Y);initialbeginA=0;B=0;#10A=1;#10B=1;#10A=0;#10;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同．．．．．．．．．．．．．．．．．）。（将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，对窗口截图．．。后面实验中的仿真使用相同方法处理）解：选择74HC02或非门：53、综合结果（截图．．）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图．．）。回答输出信号是否有延迟，延迟时间约为多少？有延迟，延迟时间约300ps。5、第三次仿真结果（布局布线后）（截图．．）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。6有延迟，延迟时间约4100ps。无竞争冒险。72、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任．选一个．．．）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC148代码moduleHC148(DataIn,EO,Dataout,EI,GS);input[7:0]DataIn;inputEI;outputEO;output[2:0]Dataout;outputGS;reg[2:0]Dataout;regEO;regGS;8integerI;always@(DataInorEI)begin:localif(EI)beginDataout=7;EO=1;GS=1;endelseif(DataIn==8`b11111111)beginDataout=7;EO=0;GS=1;endelsefor(I=0;I8;I=I+1)beginif(~DataIn[I])beginDataout=~I;EO=1;GS=0;endendendendmodule//74HC148测试平台代码`timescale1ns/10psmoduletestbench;reg[7:0]in;regEI;wire[2:0]out;wireEO,GS;HC148testbench148(in,EO,out,EI,GS);initialbeginEI=0;#20;EI=1;#20;endinitialbegin9in=`b00000001;repeat(9)#20in=in1;endendmodule//74HC138代码moduleHC138(DataIn,E1N,E2N,E3,Eq);input[2:0]DataIn;inputE1N,E2N,E3;output[7:0]Eq;wire[2:0]DataIn;IntegerI;always@(DataIn,E1N,E2N,E3)beginif((!E1N)&&(!E2N)&&E3)for(I=0;I8;I=I+1)if(DataIn==I)Eq[I]=1;elseEq[I]=0;elseEq=0;endendmodule//74HC138测试平台代码`timescale1ns/10psmoduletestbench;reg[2:0]in;regE1N,E2N,E3;wire[7:0]eq;HC138testbench138(in,E1N,E2N,E3,eq);initialbeginin=0;repeat(20)#20in=$random;endinitialbeginE1N=1;#40;E2N=1;#40;E3=0;#40;E1N=0;#40;10E2N=0;#40;E3=1;#40;endendmodule//74HC153代码moduleHC153(EN,D0,D1,D2,D3,S0,S1,Y);inputEN,D0,D1,D2,D3,S0,S1；outputY;regY;always@(EN,D0,D1,D2,D3,S0,S1)beginif(!EN)case({S1,S0})0:Y=D0;1:Y=D1;2:Y=D2;3:Y=D3;default:Y=1’bx;endcaseendendmodule//74HC153测试平台代码`timescale1ns/10psmoduletestbench;regEN,D0,D1,D2,D3,S0,S1;wireY;HC153testbench153(EN,D0,D1,D2,D3,S0,S1,Y);initialbeginEN=1;#50;EN=0;#50;endinitialbeginD0=0;D1=0;D2=0;D3=0;S0=0;S1=0;#100D0=1;D1=0;D2=0;D3=1;#100S1=0;S0=1;#100S1=1;S0=0;#100S1=1;S0=1;#100;endendmodule11//74HC85代码moduleHC85(DataA,DataB,QAGB,QASB,QAEB,IAGB,IASB,IAEB);input[3:0]DataA,DataB;inputIAGB,IASB,IAEB;outputQAGB,QASB,QAEB;regQAGB,QASB,QAEB;always@(DataA,DataB)beginif(DataADataB)beginQAGB=1;QASB=0;QAEB=0;endelseif(DataADataB)beginQAGB=0;QASB=1;QAEB=0;endelseif(IAGB&!IASB&!IAEB)beginQAGB=1;QASB=0;QAEB=0;endelseif(!IAGB&IASB&!IAEB)beginQAGB=0;QASB=1;QAEB=0;endelseif(IAEB)beginQAGB=1;QASB=0;QAEB=0;endelseif(IAGB&IASB&!IAEB)beginQAGB=0;QASB=0;QAEB=0;endelseif(!IAGB&!IASB&!IAEB)beginQAGB=1;QASB=1;QAEB=0;endendendmodule//74HC85测试平台代码`timescale1ns/10psmoduletestbench;12reg[3:0]DataA,DataB;regIAGB,IASB,IAEB;wireQAGB,QASB,QAEB;integerI;HC85testbench85(DataA,DataB,QAGB,QASB,QAEB,IAGB,I