威盛ASIC笔试题及心得

1、用给出的一些门电路，搭出表达式output=en_try?en&nomask:en这一表达式entry，en,nomask是输入2、给出电路，将时钟域1的脉冲传到时钟域2，两个时钟域的关系未知3、给出三分频的电路4、用pmos和nmos表示F＝AB＋CD（表达式与原题有点出入，记不清了，大概就这个意思）5、两段verilog程序，判断哪一段会产生latch，并修改6、给出了电路图，问在做DFT测试时可能产生什么问题，并修改7、给了张电路图，是功放与D触发器相连，问如何减少功耗（这个我一点都不懂）8、触发器S1、组合电路C1、触发器S2、组合电路C2依次相连，问的是时延、时钟等之间的关系（是不是要考虑hold，setup时间呢？)9、这个实在想不出了：（10、用方块表示cpu，硬盘，显卡，南桥（iobridge），北桥（memorybridge），usb控制器，键盘，内存，画出计算机的结构。11、关于计算机内存页面管理的东西，画图示意虚拟地址与物理地址的关系，简单介绍块表可怜我都不会做贴贴题目积攒一下rp，祝xdjm们好运先说说题目吧第一题：给你一堆逻辑门再给你一个逻辑表达式，让你用这些门实现这个表达式第二题：关于时钟域的，要求把一个时钟域中的信号传递到另外一个时钟域中第三题：画出三分频1：1的电路图第四题：用pmos和nmos搭出一个表达式，表达式中只有与和或第五题：两个verilog代码，问哪个编译的时候会产生latch，如何修改才能去掉第六题：给你个逻辑电路图，问会有什么问题，该如何修改第七题：给一个电路图，问如何修改才能使功耗最低，但功能不变第八题：给一个电路图，两个flip－flop，两个逻辑门窜联，输出信号反馈回来已知门的延时和flip-flop所加时钟的skew问正常工作的时钟需要满足什么条件第九题：忘记了，谁补充一下吧第十题：画出计算机体系结构简图第十一题：问的使关于虚拟内存和物理内存再说说感受：1、我硕士做一些数字电路的设计和仿真，用VHDL多一些，这个职位和我硕士的工作不是很对口，但是上海没有逻辑的职位，因此就申了这个2、via严重鄙视VHDL，写代码的读代码的全部是verilog3、该职位要求有比较扎实的数字电路知识4、要求对个人计算机的结构和原理有一定的认识5、题目比较有针对性，应该是针对他们工作的需要，因此只要有一部分会做就可以了，好累啊～要面两次，第一次是技术面试，有些技术问题，不过我看去面我的都是wince的行家，被我一句话把他们关于wince的问题都噎回去了^_^只好问windows的，关于进程通讯，进程访问空间，......很明显他们对windows知道的也不多，第二次是一个以前做过research的，不知道现在干吗，最后谈了一下我什么时候可以上班，我说是明年4月肯定可以。（哪个sb说3月可以）我赶紧解释。待遇，about7k通知日期：12月等通知吧～说心里话，那儿的办公环境好郁闷，我还以为via在漕河痉今年威盛笔试题目也许不是很难，但是最后我竟没做完（logic部分），感觉题目考察问题很全面，考察的是基础和经验。没有经验和基础，想答好这套题不容易，也让我懂得，想进名企不是那么容易的！我把我能记起来的题目跟大家分享，不全面的希望补充:1.仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言。（有点基础，根据经验能写就多写呵呵）2.序列检测。输出脉冲。（这个题目是最简单的，被我考虑复杂了，竟用了35分钟，555555。题目没看仔细啊！而且卷面勾勾改改，郁闷中）3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一个组合逻辑。根据图示，写出一组输入信号，和预期输出信号。（这个题目比较简单。）4.两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系统最大频率。并考虑当延迟分别是mindelay和maxdelay时我们要考虑的关键时序问题。（前者我考虑的是建立时间和保持时间是否满足时序要求，后者我考虑组合逻辑延时问题，并说明可以用流水线解决。不一定对或者全面，大家讨论）。6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分别为64bits和128bits时的层数。（此题如果设计过fifo估计就比较简单了,我凭感觉做的答案，就不写了，免得大家见笑啊呵呵）做完以上的题目时，我就剩下十分钟了，第七题和第十题都是英文的，估计我看懂也要用5分钟，索性不做了，呵呵!哪位大侠做了，就想想，发个贴子。回忆这次笔试经历，我分配时间缺乏经验，时间弄得很紧张。准备也不够充分，看到以往的笔试题，感觉比较简单，等我亲自上考场。才发现不是那么回事。进入威盛，对于我来说也许成为泡影，但我相信自己仍然有机会！！！相关时间：2005-10-29威盛笔试整得象高考一样，全国13个城市同时开始考，上下午分别针对北京，上海，杭州三个研发中心考了3场。我报了北京和上海的三个职位，考了两场，做了3套题目。上午9点的是北京LogicDesign职位的一场，一共11道题，这个放在后面介绍北京via的时候再述，这篇集中讲vias3。下午1点考上海研发中心，考了前端ASICDesign和Verification两套题目：前端ASICdesign：1。new_wr_en=entry?no_mash&wr_en:wr_en，要求用给出的6个门实现这一逻辑。2。时钟域1到时钟域2传递脉冲IN。1，2间相位不定，脉冲IN远小于1的时钟周期－－不会。3。1：1占空比的三分频。4。用pmos和nmos搭电路，Z=A&B|C&D.5。给两段代码，问哪个有latch，消除之6。给了个电路图，问dft时会不会有问题，如何改之7。一个en控制输入新值或保持的DFF电路，要求修改其为一个降低功耗的实现，保持功能不变。8。给出2个DFF叫2个组合逻辑的电路，已知clkskew和组合逻辑延时，给出holdtime满足的公式和电路最大频率。9.。a+b+c+d,设计电路使之最快，第一问是a,b,c,d延迟相同，第二问是a延迟最大10。画出CPU＋memory＋AGP＋北桥bridge，加南桥bridge＋硬盘＋USB＋键盘的框图。11。虚拟地址到物理地址的转换，TLB概念比上午的简单，时间也宽裕，70min做完，除了第二道没看明白就写了一点相关的东西外，其他都应该对了。做完第一套题发现原来还有verification的题，继续做之：1。verilog实现两分频。2。3。两段veriloginitial代码，一个是用=一个是用=的，画波形。4。5。松散结构和紧密结构计算机系统？没看懂题目6。cache映射策略及其优劣。VIA笔试----Asic部分1。一个四级的Mux,其中第二级信号为关键信号如何改善timing2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器5.给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有clock的delay,写出决定最大时钟的因素同时给出表达式6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)7cache的主要部分什么的8Asic的designflow....读了《威盛ASIC笔试题及心得》的人还读了:1、2010江苏省公务员笔试分数线划定2、三星笔试经历3、双学位女大学生报考公务员笔试第一却被取消资格4、笔试常见数学运算、应用题400道详解5、威盛ASIC笔试题及心得6、2010年国家公务员考试公共科目笔试考场规则7、名企笔试问题及应对策略8、2010年梧州市考试录用公务员（选调生）笔试合格分数线的公告9、2010上半年北京公务员考试公共科目笔试考场规则10、银行笔试专业词汇vdghwq德阳人才网