基于FPGA的七段数码显示译码器的设计

实验名称：七段数码显示译码器的设计实验步骤或程序：1.实验目的：了解七段数码显示译码器的原理学习VHDL的CASE语句应用及多层次设计方法。熟悉QuartusII的使用，熟练掌握程序的编译，波形的仿真及下载的过程。2实验内容：编写七段数码显示译码器的程序，并编译，下载到试验箱中查看结果。3.实验方案（程序设计说明）七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA中来实现。四个输入，七个输出。4.实验步骤或程序（经调试后正确的源程序）见附件A5．程序运行结果6．出现的问题及解决方法对于下载模式的选择掌握不牢固。程序：entitydecl7isport(A:inbit_vector(3downto0);led7s:outbit_vector(6DOWNTO0));end;architectureoneofdecl7isbeginprocess(A)begincaseAiswhen0000=Y=0111111;when0001=Y=0000110;when0010=Y=1011011;when0011=Y=1001111;when0100=Y=1100110;when0101=Y=1101101;when0110=Y=1111101;when0111=Y=0000111;when1000=Y=1111111;when1001=Y=1101111;when1010=Y=1110111;when1011=Y=1111100;when1100=Y=0111001;when1101=Y=1011110;when1110=Y=1111001;when1111=Y=1110001;whenothers=null;endcase;endprocess;end;管脚设置：