八选一数据选择器

1.4’b10012=（6‘b100100），4’b10012=（4’b0010）。2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件PLD）5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。6、一个基本的Verilog-HDL程序由（Verilog-HDL）模块构成。7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD）、（EDA工具软件）、（EDA开发系统）8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化）9、当前最流行的并成为IEEE标准的硬件描语言是（VHDI）和（Verilog-HDL）10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口）12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述）13、Verilog-HDL的数值集合由哪四种基本的值组成（0）、（1）、x）、(z）14、10’hxf=（10’xxxxxx1111）10’hzf=（10’zzzzzz1111）15、若a=5’b10x01,b=5’b10x01,则a==b的结果为（X）、a===b的结果为（1）16、Wire[15:0]wire-b表示连线宽度为（16）位，其最高位为（15），最低位为（0）。17、若A=5’b11011,B=5’b10101,则有&A=(0）|B=（1）~A=（5’b00100）A&B(5’b10001)18、若A=8’b1000_0100则A3的结果为（11’b10000100000）A3的结果为（8’b00010000）19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。20、if(a)out1=int1;elseout1=int2;当a=（1）执行out1=int1；当a=（0）执行out1=int2二、选择题：21、在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、6422、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）。A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。23.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（B）。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A．①③⑤B．②③④C．②⑤⑥D．①④⑥24、下列标识符中，（A）是不合法的标识符。A、9moonB、State0C、Not_Ack_0D、signall25、下列语句中，不属于并行语句的是：（D）A、过程语句B、assign语句C、元件例化语句D、case语句26、在verilog中，下列语句哪个不是分支语句？（D）A.if-elseB、caseC、casezD、repeat27、下列标示符哪些是合法的（B）A、$timeB、_dateC、8sumD、mux#28、如果线网类型变量说明后未赋值，起缺省值是（D）A、xB、1C、0D、z29、现网中的值被解释为无符号数。在连续赋值语句中，assignaddr[3:0]=-3;addr被赋予的值是（A）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz1130、reg[7:0]mema[255:0]正确的赋值是（A）A、mema[5]=3’d0,B、8’d0;C、1’b1;D、mema[5][3:0]=4’d131、“a=4’b11001,b=4’bx110”选出正确的运算结果（B）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x32、时间尺度定义为timescale10ns/100ps，选择正确答案（C）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定33、若a=9,执行$display(“currentvalue=%0b,a=%0d”,a,a)正确显示为（B）A、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00…001001,a=934、awaysbegin#5clk=0；#10clk=~clk;end产生的波形（A）A、占空比1/3B、clk=1C、clk=0D、周期为1035、在Verilog中定义了宏名`definesuma+b+c下面宏名引用正确的是（C）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确37、已知“a=1b’1;b=3b'001;”那么{a,b}＝（A）CDADCCBADDA、4b'0011B、3b'001C、4b'1001D、3b'10139、请根据以下两条语句的执行：reg[7:0]A;A=2'hFF;最后变量A中的值是（A）A、8'b0000_0011B、8'h03C、8'b1111_1111D、8'b1111111140、在verilog语言中，a=4b'1011，那么&a=（D）A、4b'1011B、4b'1111C、1b'1D、1b'041简要说明仿真时阻塞赋值与非阻塞赋值的区别①非阻塞赋值方式(b=a)2.b的值被赋成新值a的操作，并不是立刻完成的，而是在块结束时才完成的；硬件有对应的电路。3.阻塞赋值方式（b=a）4.b的值立刻被赋成新值a；完成该赋值语句后才能执行下一语句的操作，硬件没有对应的电路，因而综合结果未知。5.阻塞语句是在该语句结束是立即完成赋值语句操作，非阻塞赋值是在整个过程块结束时才完成赋值操作。42、EDA技术的主要特征有哪些？（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化）43、always语句和initial语句的关键区别是什么？能否相互嵌套？Always是循环语句，initial只是执行一次，它们不能镶嵌。45、简述基于数字系统设计流程包括哪些步骤?(1)设计输入，将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查到无任何错误。(2)逻辑综合，将高层的设计描述自动化转化为较低层次描述过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成逻辑网表的过程。(3)布局布线，将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。（4）仿真，就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证并排除错误的过程，包括功能仿真和时序仿真。（5）编程配置，将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。46、采用结构描述方法设计一个二进制数字半加器，输入数据ai与bi，并将和输出到so，进位输出到co，给出详细设计过程。输入输入输出输出a1b1s0c00000011010111101so=a1b1’+a1’b1co=a1b1modulehalf_adder(a1,b1,s0,c0);inputa1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule一选择题1在Verilog中，下列语句那个不是分支语句（d）Aif--elseBcaseCcasezDrepeat2下列那些不是属于基本门级原件（D）AnandBnorCandDRAM3已知“a=1b’1；b=3b001；”那么{a，b}=(c)A4b’0011B3b’001C4b’1001D3b’1014下列标识符中，-------是不符合的标识符（D）A9moonBState0CNot_ack_0Dsignall5下列语句，不属于并行语句的是（D)A过程语句Bassign语句C元件例化语句Dcase语句6O,P,Q,R都是4bit的输入矢量，下面那一种表达式是正确的（E）Apinputp[3:0]Q,R;Binputp,Q[3:0];Cinputp,Q[3:0],Q[3:0],R[3:0];Dnput[3:0]P,[3:0]Q,[0:3]R;Enput[3:0],P,Q,R;7请根据以下两条语句的执行，最后变量A中的值是（A)Reg[7:0]AA=2’hFFA8;b0000,0011B8’h03C8;b1111,0011D8;b1111,1111二填空题目1完整的条件语句将产生组合逻辑电路，不完整的条件语句将产生时序逻辑电路。2阻塞性赋值符号是=，非阻塞性赋值符号是=。三程序题Verilog代码如下：moduleINST2[yout，adder]；Output[7:0]yout；Input[2:0]adder；assignyout[0]（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[1]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[2]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[3]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[4]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[5]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[6]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assignyout[7]=（（-adder[2]&（-adder[1]））&（-adder[0]）；endmodule功能：3-8译码器，高电平有效采用数据结构描述方式设计一个二进制半加器，输入数据，a1和b1，并将输出到s0，进位输出c0，输出详细设计过程。输入输入输出输出a1b1s0c00000011010111101so=a1b1’+a1’b1co=a1b1modulehalf_adder(a1,b1,s0,c0);inputa1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule4程序注释，并说明整个程序完成的功能。moduleAAA(a，b）；定义模块名为AAA端为（a，b）outputa；定义a为输出端口inputb；定义b为输入端口，b为下位二进制数reg[2:0]sum;sum为寄存器变量类型，用于统计赞成的人数integeri；定义整型变量为循环变量rega；定义a为寄存器变量always@（b）过程语句，敏感变量为bbegin语句块sum=0；sum的初值为0for（i=0；i=b，i+1)for语句，统计b的个数if（b[i])sum=sum+1条件语句，只要有人投赞成票，则是sum加1if（sum[2])a=1,elsea=0;只要超过四个人赞成，则表示通过，若不到四个人，则表示不通过。endendmodule逻辑功能（7个人投决表决器）4根据下列给定的仿真输入，输出，波形图形，说明完成此功能的电路是什么功能，并写出对应的VerilogHDL描述程序（图中clk，clr为输入，q，c为输出）modulecounter(clk,clr,q,c);inp