党华-基于LVDS的高速串行通信接口芯片设计-54

党华1、个人介绍1977年4月生于天津市，1995年9月进入北京理工大学电子工程系微电子学与固体电子学专业学习，1999年9学毕业，获得工学学士学位；同年留校工作，2001年9月进入北京理工大学电子工程系通讯技术研究所攻读硕士学位，2004年3月毕业，获得工学硕士学位；并进入北京理工大学信息与电子学院微电子所工作至今。一直从事无线通信、超大规模集成电路研究工作，讲授本科生课程《VHDL硬件描述语言》和研究生课程《VLSI设计》。以第一作者发表学术论文3篇，全部被EI收录。2、题目：基于LVDS的高速串行通信接口芯片设计3、题目内容LVDS是一种电流模形式的低压差分数据传输标准，克服了以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点。LVDS输出接口利用非常低的电压摆幅（约350mV）在两条PCB走线或一对平衡电缆上通过差分信号进行数据的传输，即低压差分信号传输。采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百兆比特每秒的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。串行传输方式是指使用一条数据传输通道(另外需要地线,可能还需要控制线)，数据在一根数据信号线上一位一位地进行传，此信号即为串行信号。并行传输方式是指多位数据通过多条传输通道同时传输。串行传输方式更能适应高速数据传输的要求，因此高速通讯芯片采用此种方式。LVDS发射器原理图如图1所示，数字处理器产生的信号经过并串转换电路，发送给LVDS驱动器，PLL为并串转换电路提供时钟信号，频率为并串转换器输出数据速率的1/2。图1LVDS发送端口LVDS接收器原理图如图2所示，LVDS接收器接收LVDS驱动器发来的信号，并传给时钟和数据恢复电路（CDR），CDR由PLL提供频率为1/2数据传输速率的时钟，CDR将串行数据和恢复的时钟传送给串并转换电路，串并转换电路将数据转换为并行数据后传送给数字处理器。图2LVDS接收端口4、任务要求：①深入掌握LVDS标准和CMOS集成电路设计的基本原理。②系统学习CMOS器件的基本工作原理，熟练掌握电路设计软件及仿真环境设计，完成对LVDS收发端口标准电路的工作原理的验证。③设计完成基于LVDS标准的高速串行通信接口芯片。