专用集成电路教学课件第四章.

第四章数字集成电路设计基础4.1MOS开关及CMOS传输门4.2CMOS反相器4.3全互补CMOS集成门电路4.4改进的CMOS逻辑电路4.5移位寄存器、锁存器、触发器、I/O单元4.1MOS开关及CMOS传输门4.1.1单管MOS开关NMOS单管开关电路如下图所示：图中电容C为负载电容，UG为栅电压。4.1MOS开关及CMOS传输门4.1.1单管MOS开关当UG=0时，NMOS管截止，输出UO=0;当UG=1时，NMOS管导通。•UIUG－UTH,开关可无损的传输信号，若UI=0则Uo=0。•UIUG－UTH,开关不能无损的传输信号，若UI=UG=UDD，则Uo=UDD-UTH。这是因为在传输高电平过程中，由于VGS=VDS，MOS管工作在饱和区。对负载电容CL充电的电流为：Kn是N管的跨导系数。只有当Vout=VDD-VT，MOS管截止，传输高电平过程结束。4.1MOS开关及CMOS传输门4.1.1单管MOS开关NMOS单管开关的等效开关NMOS单管开关的传输特性4.1MOS开关及CMOS传输门4.1.1单管MOS开关PMOS单管开关如下图所示，其衬底接UDD。􀂃当Ug=1时，PMOS管截止，UO=0。􀂃当Ug=0时，PMOS管导通。此时：•UI=UDD时，开关整个接通，UO=UI=1。•UI=0时，输出存在阈值损失，即UO=|UTHP|。4.1MOS开关及CMOS传输门4.1.1单管MOS开关结论——当开关控制电压Ug使MOS管导通时，NMOS、PMOS传输信号均存在阈值损失，只不过NMOS发生在传输高电平时，而PMOS发生在传输低电平时。4.1MOS开关及CMOS传输门4.1.2CMOS传输门根据NMOS和PMOS单管开关的特性，将其组合在一起，形成一个互补的CMOS传输门，这是一个没有阈值损失的理想开关。CMOS传输门电路及栅极控制电压波形4.1MOS开关及CMOS传输门4.1.2CMOS传输门CMOS传输门的直流传输特性如图所示，由于它利用了CMOS的互补作用，传输低电平靠N管，传输高电平靠P管，可以使信号做到无损传输。4.1MOS开关及CMOS传输门4.1.2CMOS传输门CMOS传输门的设计1、为保证导电沟道与衬底的隔离，N管的衬底必须接地，P管的衬底必须接电源UDD。2、沟道电流ID与管子的宽长比（W/L)成正比，为使传输速度快，要求ID大些，沟道长度L取决于硅栅多晶硅条的宽度，视工艺而定。一般L取工艺最小宽度（2λ），那么，要使ID大，就要将沟道宽度W设计的大些。4.2CMOS反相器CMOS反相器相当于非门,是数字集成电路中最基本的单元电路。搞清楚CMOS反相器的特性,可为一些复杂数字电路的设计打下基础。4.2CMOS反相器4.2.1反相器电路下图给出了一些反相器的电路：(a)电阻反相器(b)用增强型NMOS做负载的E/E反相器(d)CMOS反相器(c)用耗尽型NMOS做负载的E/D反相器4.2CMOS反相器4.2.2CMOS反相器的功耗静态功耗PS当Ui=0时，V1截止，V2导通，Uo=UDD（“1”状态）当Ui=UDD时，V1导通，V2截止，（“0”状态）故静态功耗为：结论：无论Ui是“0”还是“1”，总有一个MOS管是截止的，即ID=0。动态功耗（瞬态功耗）PD对负载电容CL充放电的动态功耗PD1—交流开关功耗，如下图所示。􀂃􀂃􀂃图：Ui为理想方波时的反相器动态功耗（a）电路（b）充放电电流电压波形动态功耗（瞬态功耗）PD􀂃一周内充放电使管子产生的平均功耗式中Tc为输入信号周期动态功耗（瞬态功耗）PDUi为非理想阶跃波形时引入的动态功耗PD2——直流开关功耗图：Ui为非理想阶跃变化时的管子工作状态动态功耗（瞬态功耗）PD􀂃Ui为非理想阶跃波形时引入的动态功耗PD2——直流开关功耗注：IDM是贯穿NMOS管和PMOS管电流的峰值，其平均值约为IDM/2。􀂃反相器总的动态功耗：4.2.3CMOS反相器的直流传输特性随着Ui（0~UDD）由小变大，反相器的工作状态可分为5个阶段来描述，如图所示：反相器电路UGS,n=UinUDS,n=UoutUGS,p=－（ＶDD－Uin）UDS,p=－（VDD－Uout）4.2.3CMOS反相器的直流传输特性Vout=Vin—VTHPVout=Vin—VTHNN管截止P管线性导通N管恒流导通P管线性导通N管、P管同时恒流导通N管线性导通P管恒流导通N管线性导通P管截止反相器的直流传输特性4.2.3CMOS反相器的直流传输特性CMOS反相器三个工作区各电压之间的关系4.2.3CMOS反相器的直流传输特性分段讨论：AB段在AB段，0UiUTHN,IDN=0,N管截止，P管非恒流（饱和）导通，有：Uo=UOH=UDDBC段UTHNUiUo+|UTHP|即UGDP=|Ui-UO||UTHP|此时N管恒流（饱和）导通，P管线性导通,输出电阻rdsp很小，电路相当于一个小增益放大器。4.2.3CMOS反相器的直流传输特性分段讨论：CD段Ui进一步增大，且满足UO+|UTHP|≤Ui≤UO+UTHN时，两管的栅、漏区进入预夹断状态，同时饱和导通。N管和P管的电流相等，根据电流方程：令（N管的导电因子）（P管的导电因子）4.2.3CMOS反相器的直流传输特性分段讨论：CD段：由于IDN=IDP，可以求得反相器的阈值电压Uit为：4.2.3CMOS反相器的直流传输特性分段讨论：DE段：随着Ui继续上升，当满足:UDD+UTHP≤Ui≤UDD时，N管进入线性导通区，P管仍然维持在饱和导通区。EF段：随着Ui的进一步增大，当满足UO+UTHNUiUDD+UTHP时，P管截止，N管维持非饱和导通而导致UO=0。4.2.3CMOS反相器的直流传输特性CMOS反相器直流工作特性总结注：计算条件是UDD=+5V，UTHP=-1V，UTHN=+1V，βn/βp=1。4.2.4CMOS反相器的噪声容限噪声容限是与输入—输出电压特性密切相关的参数。该参数用于确定：当门的输出不受影响时，其输入端允许的噪声电压。􀂾几种直流噪声容限的不同定义：由极限输出电平定义的噪声容限由单位增益点定义的噪声容限由反相器阈值点定义的最大噪声容限4.2.4CMOS反相器的噪声容限根据实际工作确定所允许的最低的输出高电平VOHmin，它所对应的输入电平定义为关门电平Voff。给定允许的最高输出低电平VOLmax，它所对应的输入电平为开门电平Von。开门电平、关门电平与CMOS电路的理想输入逻辑电平之间的范围就是CMOS电路的容限噪声。输入高电平的噪声容限：VNH=VOH－VON=VDD－VON输入低电平的噪声容限：VNL=VOFF－VOL=VOFF4.2.4CMOS反相器的噪声容限以单位增益点对应的输入电平为所允许的临界电平，它们和理想逻辑电平之间的范围为CMOS电路的直流噪声容限。输入高电平的噪声容限：VNH=VOH－VC2=VDD－VC2输入低电平的噪声容限：VNL=VC1－VOL=VC14.2.4CMOS反相器的噪声容限若以反相器的阈值作为所允许的的最坏输入电平，则阈值点与理想逻辑电平之间的范围就是CMOS反相器的最大的噪声容限。即：􀂃VNHM=VDD－VitVNLM=Vit当CMOS反相器中两个管子完全对称，有VNHM=VNLM=VDD/2，此时的噪声容限为最佳噪声容限。4.2.4CMOS反相器的噪声容限为了使CMOS反相器获得最佳性能，常采用对称设计。使反相器中的NMOS管和PMOS管性能完全对称。即满足：VTN=－VTP，βN=βP（跨导系数相等）µn=（2~4）µp所以在取Ln=Lp时，Wp=（2~4）Wn最佳噪声容限条件下的版图4.2.4CMOS反相器的噪声容限等尺寸条件下的CMOS反相器设计等尺寸条件下的版图若要求因为所以4.2.5CMOS反相器的门延迟及连线延迟CMOS反相器的延迟分析模型图：CMOS反相器电路及RC模型（a）电路(b)RC模型4.2.5CMOS反相器的门延迟及连线延迟RP、RN的估算在Ui从0到UDD变化的过程中，N管的工作状态由截止区饱和区线性区变化。图：等效电路的近似计算Rp，Rn的估算􀂃对于NMOS管：•线性区电压：Ulin=(UDD-UTHN)/2，而Rlin=Ulin/Ilin；•饱和区电压：Usat=UDD，而Rsat=Usat/Isat；取其平均值作为NMOS管的等效电阻Rn：Rn=(Rlin+Rsat)/2根据线性区与饱和区NMOS管的电流方程，可以得到计算Rn的近似公式：Rn=(2.5~4)/βn(UDD-UTHN)依据同样的方法可以推导出计算Rp的近似公式。在实际应用中，经常会用到Rn与Rp的比值，其计算公式为：注：在相同的尺寸下，RpRn。CMOS反相器上升时间Tr，下降时间Tf，延迟时间Td的计算􀂃定义：Tr：输出电压U0从0.1UDD上升到0.9UDD所需的时间。Tf：输出电U0从0.9UDD下降到0.1UDD所需的时间。Td：输出电压从0上升到0.5UDD所需的时间。图:Cl的充放电电路（左）充电电路（右）放电电路4.2.5CMOS反相器的门延迟及连线延迟CMOS反相器上升时间Tr，下降时间Tf的计算Tr=2.2RpCLTf=2.2RnCLCMOS反相器延迟时间Td的计算􀂃反相器延迟时间分为上升延迟时间Tdr和下降延迟时间Tdf，其平均延迟时间Td的计算如下：4.2.5CMOS反相器的门延迟及连线延迟重要公式若要求即增大P管尺寸4.2.5CMOS反相器的门延迟及连线延迟连线延迟采用多晶硅做连线时，可将其等效为若干段分布RC网络的级联，使信号传输速度下降，产生延迟，如图所示：􀂃图：互连线的RC模型注：计算此连线延迟的近似公式为：4.2.5CMOS反相器的门延迟及连线延迟逻辑扇出延迟若一个反相器不止驱动一个反相器，要同时驱动多个反相器，称之为门的扇出，扇出系数Fo表示被驱动的门数，如图所示􀂃图：门的扇出延迟延迟时间的估算公式：4.3全互补CMOS集成门电路通常，CMOS采用正逻辑，由NMOS管组成的逻辑块电路和由PMOS管组成的逻辑块电路分别代替单个NMOS管和单个PMOS管（反相器中)，对于NMOS逻辑遵循“与串或并”的规律；对于PMOS管逻辑块，则遵循“或串与并”的规律。在这种全互补集成电路中，P管数目和N管数目是相等的。管子个数=输入变量数×24.3全互补CMOS集成门电路4.3.1CMOS与非门的设计电路CMOS与非门电路如图所示：其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。=AB4.3全互补CMOS集成门电路4.3.1CMOS与非门的设计逻辑功能该电路的逻辑功能如下表所示，可以完成“与非”运算与非门所用的管子数M=输入变量数×24.3全互补CMOS集成门电路4.3.1CMOS与非门的设计与非门的RC模型及Tr与Tf的计算4.3全互补CMOS集成门电路4.3.1CMOS与非门的设计与非门的版图设计P型管N型管4.3全互补CMOS集成门电路4.3.2CMOS或非门的设计电路CMOS或非门电路如图所示:NMOS管并联，PMOS管串联。􀂃F=A+B4.3全互补CMOS集成门电路4.3.2CMOS或非门的设计逻辑功能CMOS或非门逻辑功能如下表所示，可以完成或非运算。􀂃4.3全互补CMOS集成门电路4.3.2CMOS或非门的设计或非门的RC模型及Tr与Tf的计算4.3全互补CMOS集成门电路4.3.2CMOS或非门的设计或非门的版图设计或非门的版图设计如下图所示，设计中要求N管并联，P管串联，且P管的宽长比比N管的宽长比大的多。P型管N型管4.3全互补CMOS集成门电路4.3.2CMOS或非门的设计实现的逻辑函数：F=AB+CD电路：NMOS逻辑块电路的设计根据NMOS逻辑块与串或并的规律构成N逻辑块的电路。4.3全互补CMOS集成门电路4.3.3CMOS与或非门的设计PMOS逻辑块电路的设计根据PMOS逻辑或串与并的规律构成PMOS逻辑块电路。4.3全