pwm信号发生器实验报告

EDA实验报告学院：电气学院班级：电科1班学号：12401720126姓名：刘明煌实验三PWM信号发生器的设计1.实验目的（1）进一步熟悉掌握QuartusⅡ。（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的应用。（3）学习和掌握VHDL进程语句和元件例化语句的使用。2.实验内容设计并调试好PWM信号发生器电路PWM.VHD,并用GW48-CK或其他EDA实验开发系统进行硬件验证。3.实验条件（1）开发软件：QuartusⅡ。（2）实验设备：GW48-CKEDA实验开发系统。（3）拟用芯片：EP2C8Q208C8N。4.实验设计1）系统原理框图为了简化设计并便于显示，本信号发生器电路PWM的设计分为两个层次，其底层电路可，再由包括两个完全相同的加载加法计数器LCNT8而成。PWM电路图2）VHDL程序PWM信号发生器的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。加载加法计数器LCNT8的VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:ININTEGERRANGE0TO255;CAO:OUTSTD_LOGIC);ENDENTITYLCNT8;ARCHITECTUREARTOFLCNT8ISSIGNALCOUNT:INTEGERRANGE0TO255;BEGINIFCLKEVENTANDCLK=1THENIFLD=1THENCOUNT=D;ELSECOUNT=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT)ISBEGINIFCOUNT=255THENCAO=1;ELSECAO=0ENDIF;ENDPROCESS;ENDARCHITECTUREART;PWM信号发生器的VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYPWMISPORT(CLK:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);PWM:OUTSTD_LOGIC);ENDENTITYPWM;ARCHITECTUREARTOFPWMISCOMPONENTLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);CAO:OUTSTD_LOGIC);ENDCOMPONENTLCNT8;SIGNALCAO1,CAO2:STD_LOGIC;SIGNALLD1,LD2:STD_LOGIC;SIGNALSPWM:STD_LOGIC;BEGINU1:LCNT8PORTMAP(CLK=CLK,LD=LD1,D=A,CAO=CAO1);U2:LCNT8PORTMAP(CLK=CLK,LD=LD2,D=B,CAO=CAO2);PROCESS(CAO1,CAO2)ISBEGINIFCAO1='1'THENSPWM='0';ELSIFCAO2'EVENTANDCAO2='1'THENSPWM='1';ENDIF;ENDPROCESS;LD1=NOTSPWM;LD2=SPWM;PWM=SPWM;ENDARCHITECTUREART;3）工程编译后：4）仿真波形设置本程序包括两个程序，因此先进行底层的加载加法计数器LCNT8的仿真，在进行顶层PWM的仿真，下图为PWM的输入设置及可能结果估计图。5）管脚锁定文件根据PWM电路原理图，本设计实体的输入有A,B以及脉冲信号CLK，输出为PWM。5.实验结果及总结1）仿真图如下：PWM2）可能出现的问题在上面的程序运行中，会出现仿真有瑕疵，不稳定。应将LCNT8的VHDL源程序修改为：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:ININTEGERRANGE0TO255;CAO:OUTSTD_LOGIC);ENDENTITYLCNT8;ARCHITECTUREARTOFLCNT8ISSIGNALCOUNT:INTEGERRANGE0TO255;BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFLD='1'THENCOUNT=D;ELSECOUNT=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT,CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCOUNT=255THENCAO='1';ELSECAO='0';ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREART;这样就会使仿真完美。