verilog代码

Testbench编写的三步骤：1、对被测试的设计的丁岑接口进行例化。2、给被测试的设计的输入输出添加激励。3、判断被测试的设计的输出响应是否满足设计要求。简单的Testbench包括：时钟产生、复位产生、其他的激励产生，和对比输出观察；1.最简单的TESTBENCH第一种时钟产生方式：//时钟产生//定义时周期是20ns，已定义timescale1ns/1ps注意这里的1s=10^9ns=10^12psParameterPERIOD=20;InitialbeginClk=0；Forever//永远执行#（PERIOD/2）clk=~clk;//每10ns实现时钟的翻转，20ns就是一个时钟周期end第二种时钟产生方式：//时钟产生//定义时周期是20ns，已定义timescale1ns/1ps注意这里的1s=10^9ns=10^12psParameterPERIOD=20;Alwaysbegin//脚本一运行就进入always的无限循环中#（PERIOD/2）clk=0;#（PERIOD/2）clk=1;end//简单的复位脚本Initialbegin//复位低电平有效，已定义“timescale1ns/1ps”Rst_n=0;#100;//100ns延时Rst_n=1；//撤销复位.......End//可重用的复位脚本//复位产生InitialbeginReset_task(100);//复位100ns，已定义“timescale1ns/1ps”......EndTaskreset_task;Input[15:0]reset_time;//复位时间BeginReset=0;#reset_time;Reset=1;end//推荐书籍：《设计与验证verilogHDL》吴继华王城