FPGA实验报告ch

武汉工程大学电气信息学院《FPGA与硬件描述语言》实验报告[1]专业班级13电信（2）班实验时间2015年月日学生学号1304201201实验地点4B315学生姓名陈寰指导教师曹新莉实验项目闪烁的LED实验类别基础实验实验学时4学时实验目的及要求1．掌握QuartusII设计电路的基本流程，熟悉VHDL程序，分别设计分频电路，LED闪烁延时计数程序。2．将设计好的LED闪烁电路程序下载到DEII开发板上进行实物测试。成绩评定表类别评分标准分值得分合计上机表现按时出勤、遵守纪律认真完成各项实验内容30分报告质量程序代码规范、功能正确填写内容完整、体现收获70分说明：评阅教师：日期：2015年12月1日《FPGA与硬件描述语言》实验报告实验内容(说明：此部分应包含：实验内容、实验步骤、实验数据与分析过程等)一、实验内容1.用VHDL语言设计分频器，得到0.1Hz——1Hz的时钟信号；2.设计闪烁延时程序，控制发光二极管的闪烁。二、实验方法与步骤分频电路的产生1.分频原理：50MHz晶振信号经过一次50分频得到1MHz信号，再经过三次100分频可得到1Hz信号，0.1Hz信号可由1Hz信号经10分频得到2．50分频器：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYcnt50ISPORT(clk:INSTD_LOGIC;en:INSTD_LOGIC;clr:INSTD_LOGIC;cout:OUTSTD_LOGIC;q:bufferSTD_LOGIC_VECTOR(5DOWNTO0));ENDcnt50;ARCHITECTURESYNOFcnt50ISBEGINprocess(clk,clr)beginifclr='1'thenq=000000;elsifclk'eventandclk='1'thenifen='1'thenifq=110001thenq=000000;elseq=q+1;endif;endif;endif;ifq=110001thencout='1';elsecout='0';endif;endprocess;ENDSYN;3．100分频器:LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYcnt100IS《FPGA与硬件描述语言》实验报告PORT(clk:INSTD_LOGIC;en:INSTD_LOGIC;clr:INSTD_LOGIC;cout:OUTSTD_LOGIC;q:bufferSTD_LOGIC_VECTOR(6DOWNTO0));ENDcnt100;ARCHITECTURESYNOFcnt100ISBEGINprocess(clk,clr)beginifclr='1'thenq=0000000;elsifclk'eventandclk='1'thenifen='1'thenifq=1100011thenq=0000000;elseq=q+1;endif;endif;endif;ifq=1100011thencout='1';elsecout='0';endif;endprocess;ENDSYN;4.LED闪烁定时电路:LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYcnt5ISPORT(clk:INSTD_LOGIC;en:INSTD_LOGIC;clr:INSTD_LOGIC;cout:OUTSTD_LOGIC;q:bufferSTD_LOGIC_VECTOR(2DOWNTO0));ENDcnt5;ARCHITECTURESYNOFcnt5ISBEGINprocess(clk,clr)beginifclr='1'thenq=000;elsifclk'eventandclk='1'thenifen='1'thenifq=100thenq=000;《FPGA与硬件描述语言》实验报告elseq=q+1;endif;endif;endif;ifq=100thencout='1';elsecout='0';endif;endprocess;ENDSYN;5.顶层文件，将所有底层原件集成为顶层设计文件:三、实验数据与结果分析实验总结（说明：总结实验认识、过程、效果、问题、收获、体会、意见和建议。）武汉工程大学电气信息学院《FPGA与硬件描述语言》实验报告[2]专业班级13电信（2）班实验时间2015年月日学生学号1304201201实验地点4B315学生姓名陈寰指导教师曹新莉实验项目从左到右的流水灯实验类别基础实验实验学时4学时实验目的及要求1.接在fpga的8个LED从左到右循环依次点亮，产生走马灯效果2.深入掌握晶振分频的原理，并实现；3．通过设计计数器的不同计数值，来控制若干个发光二极管的逐次点亮。成绩评定表类别评分标准分值得分合计上机表现按时出勤、遵守纪律认真完成各项实验内容30分报告质量程序代码规范、功能正确填写内容完整、体现收获70分说明：评阅教师：日期：2015年月日《FPGA与硬件描述语言》实验报告实验内容(说明：此部分应包含：实验内容、实验步骤、实验数据与分析过程等)一、实验内容1.接在fpga的8个(或者更多个)LED从左到右循环依次点亮，产生流水灯效果2.深入掌握晶振分频的原理，并实现；3．通过设计计数器的不同计数值，来控制若干个发光二极管的逐次点亮。二、实验方法与步骤1.深入掌握晶振分频的原理，并实现；由于实验开发板上使用的是50MHz的晶振，所以先将晶振分频的到1Hz的信号供后来使用，同样采用一个50分频和三个100分频2．通过设计计数器的不同计数值，来控制若干个发光二极管的逐次点亮。把1Hz的信号做为延时程序的时钟信号，再把延时程序的输出信号作为八进制计数器的时钟信号，计数器从0开始计数，计数到7后清零，0到7每个数对应一个发光二极管，计到哪个数对应的那个发光二极管亮从而实现发光二极管的逐次点亮，本实验相关的VHDL描述如下所示：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYled8ISPORT(clk:INSTD_LOGIC;en:INSTD_LOGIC;clr:INSTD_LOGIC;output:OUTSTD_logic_vector(7DOWNTO0);q:BUFFERSTD_logic_vector(2DOWNTO0));ENDled8;ARCHITECTURESYNOFled8ISBEGINPROCESS(clk,clr)BEGINIFclr='1'THENq=000;ELSIFclk'EVENTANDclk='1'THENIFen='1'THENIFq=111THENq=000;ELSEq=q+1;ENDIF;ENDIF;《FPGA与硬件描述语言》实验报告ENDIF;case(q)iswhen000=output=00000001;when001=output=00000010;when010=output=00000100;when011=output=00001000;when100=output=00010000;when101=output=00100000;when110=output=01000000;when111=output=10000000;whenothers=output=00000000;endcase;ENDPROCESS;ENDSYN;三、实验数据与结果分析《FPGA与硬件描述语言》实验报告实验总结（说明：总结实验认识、过程、效果、问题、收获、体会、意见和建议。）《FPGA与硬件描述语言》实验报告武汉工程大学电气信息学院《FPGA与硬件描述语言》实验报告[3]专业班级13电信（2）班实验时间2015年月日学生学号1304201201实验地点4B315学生姓名陈寰指导教师曹新莉实验项目单只数码管循环显示0~F；8只数码管动态显示多个不同字符。实验类别基础实验实验学时4学时实验目的及要求1.掌握晶振芯片的分频过程及原理。2.设计共阴极和共阳极七段数码管的显示原理，编写驱动译码VHDL代码。3.通过时序控制，令单只数码管循环显示，形成流水灯的效果，并可以改变显示的时间。4.8只数码管动态显示多个不同字符，数码管动态扫描显示0~7。成绩评定表类别评分标准分值得分合计上机表现按时出勤、遵守纪律认真完成各项实验内容30分报告质量程序代码规范、功能正确填写内容完整、体现收获70分说明：评阅教师：日期：2015年月日《FPGA与硬件描述语言》实验报告实验内容(说明：此部分应包含：实验内容、实验步骤、实验数据与分析过程等)一、实验内容1.掌握晶振芯片的分频过程及原理。2.设计共阴极和共阳极七段数码管的显示原理，编写驱动译码VHDL代码。3.通过时序控制，令单只数码管循环显示0——F，并可以改变显示的时间。4.8只数码管动态显示多个不同字符，数码管动态扫描显示0~7。二、实验方法与步骤1.对晶振芯片进行分频：从50MHZ分频到Hz。2.设计共阴极和共阳极七段数码管的显示原理，编写驱动译码VHDL代码：共阴极LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsmgKISPORT(q:inSTD_logic_vector(3DOWNTO0);OUTPUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDsmgK;ARCHITECTURESYNOFsmgKISBEGINPROCESS(q)BEGINCASE(q)iswhen0000=outPUT=0111111;when0001=outPUT=0000110;when0010=outPUT=1011011;when0011=outPUT=1001111;when0100=outPUT=1100110;when0101=outPUT=1101101;when0110=outPUT=1111101;when0111=outPUT=0000111;《FPGA与硬件描述语言》实验报告when1000=outPUT=1111111;when1001=outPUT=1101111;whenothers=outPUT=0000000;endcase;ENDPROCESS;ENDSYN;3.通过时序控制，令单只数码管循环显示，形成流水灯的效果，并可以改变显示的时间。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSHUMAGUANAISPORT(clk:INSTD_LOGIC;en:INSTD_LOGIC;clr:INSTD_LOGIC;q:BUFFERSTD_logic_vector(3DOWNTO0);OUTPUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDSHUMAGUANA;ARCHITECTURESYNOFSHUMAGUANAISBEGINPROCESS(clk,EN,CLR)BEGINIFclr='1'THENq=0000;ELSIFclk'EVENTANDclk='1'THENIFen='1'THENIFq=1001THENq=0000;ELSEq=q+1;ENDIF;ENDIF;ENDIF;CASE(q)iswhen0000=outPUT=11000000;when0001=outPUT=11111001;w