6-第六章采用中大规模集成电路的逻辑设计

『数字逻辑』（毛法尧编著）教案●李澄举●★面向21世纪教材★第1页共9页第六章采用中、大规模集成电路的逻辑设计教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。教学难点：采用双向移位寄存器设计的计数器的“模”的概念。6．1二进制并行加法器(四位超前进位加法器74283)介绍能提高运算速度的四位超前进位加法器74283。对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。对内部逻辑电路只作一般了解。四位超前进位加法器74283是中规模集成电路的组合逻辑部件。74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。输出端5个，其中4个为和数端，1个为向高位的进位端。这两个进位端可用来扩展容量。功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。例6.1用四位二进制加法器74283设计一个四位加法/减法器。●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。所设计的逻辑电路图见P196图6.3。例6.2用四位二进制加法器74283设计一个将8421BCD码转换成余3码的代码转换电路。设计思路和方法：余3码是从8421BCD码加3后实现的，故在被加数端接入8421BCD码信号后，可直接在加数信号输入端接0011信号即可。这时和数输出端就输出余3码。●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。所设计的逻辑电路图见P196图6.4。例6.3用四位二进制加法器74283设计一个8421BCD码十进制加法器。设计思路：因两个8421BCD码信号加到74283输入端后只作二进制数的加法，输出的和数若小于等于9(即1001)时，可看成8421BCD码；当和数大于9时，和数应作加6修正。设计方法：应用两块74283，第一块用于输入两个8421BCD码信号，因它输出的和数不一定是8421BCD码，故需要一个组合电路来判断和数是否要进行加6修正。修正控制信号C为1时表示需要加6修正。这就需将第一块的输出端接到第二块的被加数输入端，而第二块的加数输入端最高位和最低位接0，其余两位接修正控制信号。这样，当修正控制信号为0时或为1时，第二块的输出端输出的都是8421BCD码。所设计的逻辑电路图见P198图6.5。附：根据P197的表6.1所示的“用8421BCD码表示的十进制数的加法运算规律”可得修正控制C的逻辑函数5变量的卡诺图：于是可得：24344FFFFFCC。『数字逻辑』（毛法尧编著）教案●李澄举●★面向21世纪教材★第2页共9页6．2数值比较器(四位数值比较器7485)四位数值比较器7485是中规模集成电路的组合逻辑部件。7485比较原理：A、B两个4位二数进行比较，首先比较两数的最高位A3和B3，若A3B3(或B3A3)，则即可得出比较结果AB(或BA)，不用再比较其余各位；若A3=B3，则需比较下一位A2和B2，当所有位的比较都相等时，才有A=B。(参看P200表6.27485功能表)逻辑图上另外三个输入端(AB、AB、A=B)输入更低位的比较结果，当用单片7485时，这三个输入端需依次接0、0、1。逻辑图上三个输出端(FAB、FAB、FA=B)输出高电平有效。三个输入端(AB、AB、A=B)和三个输出端(FAB、FAB、FA=B)用以在级联使用时扩展容量。例6.4用两个四位数值比较器7485，对两个八位二进制数进行比较。设计思路和方法：将每个八位二进制数分成高四位和低四位两组，分别用两片7485进行比较。高四位比较信号接输出片(第一片)，因为若高四位若有大小的比较结果，直接输出；低四位比较信号接第二片，级联时，将第二片的输出信号依次接到第一片的三个级联输入端(AB、AB、A=B)，第二片的三个级联输入端(AB、AB、A=B)依次接0、0、1。所设计的逻辑电路图见P201图6.7。6．3译码器(三线八线译码器74138)三线八线译码器74138是中规模集成电路的组合逻辑部件。概念：译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2n个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。当输出函数的个数m=2n时，该译码器称为完全译码器，又叫做“二进制译码器”；当m2n时，该译码器称为不完全译码器。二进制译码器具有n个输入端，2n个输出端和一个(或多个)使能端。74138功能：三线八线译码器74138是完全译码器，它有3个输入端8个输出端和3个使能端。它的输出是低电平有效，即在使能时，所有输出信号中只有一个为0的有效信号，对应为一个最小项mi的反im，其余皆为1的无效信号。见P202表6.374138真值表。●在使能时，1S=1，2S=0，3S=0。(2S+3S=0意即2S=0和3S=0，所谓“都0出0”。)●当使能端有一个不满足条件，则禁止译码输出。●用使能端级联两片74138可实现四线十六线译码。例6.5用74138和适当的门电路实现全减器。设计思想：全减器是组合电路，写出它的输出函数的最小项表达式，并转换成与非与非表达式后便可用一片74138和与非门连接。步骤：1、写出全减器真值表；iA是被减数，iB是减数，1iG为来自低位的借位。(在填真值表时注意，本位不够减时向高位借的1到本位后是2，加上被减数iA后减去减数iB和来自低位的借位1iG)2、由真值表写出输出函数(差数iD和借位iG)的逻辑函数最小项表达式；3、将此最小项表达式变换成与非与非表达式。4、画出逻辑电路。所设计的逻辑电路图见P203图6.9。『数字逻辑』（毛法尧编著）教案●李澄举●★面向21世纪教材★第3页共9页例6.6用74138和适当的门电路实现逻辑函数)14,12,10,8,6,4,2(m)D,C,B,A(F设计思想：由于一片74138只能用于输入3个变量，故4个输入变量时要用两片74138扩展容量，变成16个输出的译码器。考虑到4个输入变量的16个取值组合中，前8个最高位是0，后8个最高位是1，这两组取值组合中，除开最高位，组合的顺序都相同。故可将低三位B、C、D变量按顺序接到每片74138的输入端(即将两片的输入端两两并联)；当最高位信号A为0时，输出序号为0～7的最小项，即让第一片使能，第二片禁止；当最高位信号A为1时，输出序号为8～15的最小项，即让第二片使能，第一片禁止；可见让最高位输入信号A接到两片74138的使能端，可以控制两片74138的工作与禁止。两片74138的使能端的联接如P204的图6.10。四线十六线译码器连成后，输出端的连接下式进行。1412108642mmmmmmm)D,C,B,A(F6．4多路选择器(双四路选择器74153)双四路选择器74153是中规模集成电路的组合逻辑部件。概念：多路选择器是一种多路输入单路输出的组合逻辑部件，又称数据选择器或多路开关。功能：多路选择器能从多个输入中选出一个，并把它的信息传送到输出。输出对输入的选择受选择控制变量控制。双四路选择器74153介绍：74153有两个四路选择器，其中D0、D1、D2、D3为数据输入端；A1、A0为选择控制端；W、W为互补输出。选择控制端A1、A0为两个四路选择器共用，通常称为地址输入端。地址信号输入A1、A0端，将产生其4个最小项之一的mi，如当i=0时，m0=01AA，有W=D0；即四路选择器从4个输入数据中选出D0，并把它的信息传送到输出；如此类推。由于对A1、A0的任一取值组合，只有一个最小项的值为1，其余最小项的值为0，于是可写出W的逻辑表达式：W=∑miDi式中，mi为n个选择控制变量的2n个最小项，Di为n路选择器的第i路数据输入，取值为0或1。P205图6.11只画出了74153的一个四路选择器，完整74153的逻辑符号如下：应用：多路选择器还可用来实现各种逻辑函数。例6.7用74153实现逻辑函数)7,5,4,3,2,0(m)C,B,A(F设计思想：一般情况下，对于任意一个具有n变量的逻辑函数，应取n-1个变量作为『数字逻辑』（毛法尧编著）教案●李澄举●★面向21世纪教材★第4页共9页选择信号，将剩下一个变量作为数据信号。设计方法：采用对比法。在将三个输入变量A、B、C按一定顺序排列下，把A、B当作选择信号(即地址码)，将上式写成标准与或表达式，与74153的输出表达式对比，即可得出接在各数据端的信号。所设计的逻辑电路图见P206图6.12。例6.8用74153实现逻辑函数BABA)B,A(F设计思想：本例与例6.7相似，但是是另一种题目类型。虽然只有两个输入变量，但仍然可用74153设计。把A、B当作选择信号(即地址码)，仍将上式与74153的输出表达式对比。上式虽然只有两个最小项，仍然可以看成4个最小项，只是另两个最小项对应的数据信号为0而已；已有的这两个最小项所对应的数据信号为1。所设计的逻辑电路图见P207图6.13。6．5计数器(四位同步可逆计数器74193)74193是中规模集成电路的同步时序部件。概念：计数器是一种对输入脉冲信号CP进行计数的时序逻辑部件，接收了一个CP，计数器的状态就变化一次。引脚功能：见P209表6.6引线功用。输入脉冲信号CP连接到CPU端是累加计数脉冲；或连接到CPD端是累减计数脉冲。74193功能：见P209表6.774193功能表。●Cr端和LD端不受CP控制，是异步给计数器清0端(即将计数器所有的输出Q端都置0)和给计数器预置初始值的控制端。Cr信号最优先，其次是LD信号。故Cr的有效信号是狭窄的正脉冲，而LD的有效信号则是狭窄的负脉冲。因为在计数过程中不能老是在清0或置数。●在Cr端和LD端都无信号的情况下，计数器的状态在CP的作用下一步一步地变化。●四位同步可逆计数器74193的模是16，即它有16个有效状态(四位二进制数最多有16个值组合)。●在实际应用中可用74193构成任意模计数器。例6.9用74193和适当的逻辑门构成模10加法计数器。设计思想：在脉冲信号CP连接到CPU端(CPD端接1)时，74193作加法计数。设清0后作加法计数(LD端应接1，)，取出其10个有效状态：0000→0001→0010→0011→0100↑↓1001←1000←0111←0110←0101如果不加控制，在CP的作用下，1001会变成无效状态1010而不会变为0000的。但是我们可以把1010当作过渡状态，即当计数器进入这无效状态1010时，就给计数器一个清0信号，即给Cr一个正脉冲，将计数器清0。无效状态1010和10个有效状态的区别是它的高位QD和低位QB同时是1。因此将QD『数字逻辑』（毛法尧编著）教案●李澄举●★面向21世纪教材★第5页共9页和QB通过一个与门接到Cr端。清0后，QD和QB都为0，又使Cr为0，保证了给Cr是一个狭窄的正脉冲信号。所设计的逻辑电路图见P210图6.15。●进一步思考：以上的设计无进位信号即CCQ=1，怎样设计才能产生进位信号？要设计有进位信号的模10加法计数器，必须让74153自动进位。根据加法器74153处于1111的状态时，再来一个CP，则有进位信号ccQ=0，这时应设初态为0110，10有效状态如下：0110→0111→1000→1001→1010↑↓1111←1110←1101←1100←1011不过，处于1111的状态时，再来一个CP，变来的状态为0000是无效状态。同上例一样，可将0000作为过渡状态，让它产生一个负脉冲的预置信号LD，使计数器