ADF4106的应用

摘要：ADF4106是ADI公司生产的高集成度PLL频率合成器，该芯片具有宽频带、低噪声、低功耗及低成本等优点。本文介绍了该芯片的主要功能及其在RF系统中的应用。关键词：双模锁相频率合成技术；可编程分频器；相位噪声；频率分频率引言频率合成器作为一种相位锁定装置，是一种频率稳定度较高的离散间隔型频率信号发生器。它被广泛地应用在通信、雷达、仪器仪表、高速计算机及导航系统中。在移动通信中，要求低功耗、低成本、大容量、高频频率合成芯片，为满足在输出较高频率的同时又能获得较小的输出频率间隔，大多采用双模技术的锁相环频率合成技术。这里较为适用的合成芯片之一就是ADI公司的ADF4000系列，它不仅覆盖了0到3GHz的宽频率范围，而且ADF4106芯片最高工作频率可达6GHz，ADF4107芯片最高工作频率可达7GHz。ADF4106芯片的简介：ADF4106的主要特性如下：◆6.0GHz带宽；◆2.7V~3.3V电源电压；◆离散电荷泵VP在3V系统中可进行大范围调整；◆可编程双模分频器，P/P+1值分别为8/9、16/17、32/33、64/65；◆可编程电荷泵流；◆模拟和数字锁相；◆-40C~+85C工作温度；◆TSSOP-16、CSP-20封装。ADF4106主要由一个低噪声数字鉴相器（PDF）、一个精密电荷泵、一个可编程参考分频器、可编程A（6bit）及B（13bit）分频计数器和一个双模分频器（P/P+1）构成。在这里，随模式控制高、低电平的不同，双模分频器采用两个不同的分频模数P+1和P。双模分频器的输出同时驱动两个可编程分频器，他们分别预置在A和B(AB)，并进行减计数。在除A和除B分频器未计数到零时，模式控制为高电平，双模分频器输出频率为f0/(P+1)。在输入A(P+1)个周期之后，除A分频器计数到零，将模式控制变为分频器前面的与门使其停止计数。此时，除B分频器还有B-A个数，双模分频器的模数变为P，输出频率为f0/P。再经过P(B-A)个周期，除B分频器计数到零，输出低电平，再将两计数器重新置为A和B，同时将模式控制恢复为高电平。通过这一完整的周期，合成器的分频比为：N=(P+1)A+P(B-A)=PB+A，频率分辨率为fr。另外，R（14bit）参考分频器为PDF提供参考频率fREF，再加上外部的环路滤波（LF）、压控振荡器（VCO）构成一个完整的锁相环（PLL）。压控振荡器输出的信号经N次分频后送入鉴相器中作为一路鉴相信号，参考晶振输出的标准信号经参考分频器R次分频后送到鉴相器中作为另一路鉴相信号。鉴相器的输出反映两路鉴相信号相位误差特性的电流序列脉冲，经电荷泵的作用输入到低通滤波器中，低通滤波器将电流转换成VCO的控制电压，同时对噪声及鉴相输出的纹波等干扰进行抑制，VCO输出与其输入端控制电压相应的工作频率。ADF4106工作在很宽的频率范围，最高工作频率可达6GHz（ADF4107芯片最高工作频率可达7GHz），具有非常低的噪声特性，并能通过芯片的数字接口对A、B、R及P等寄存器进行预置和改变，从而可方便地获得不同的输出频率。目前，这种频率合成器已被广泛地应用在GSM与CDMA移动通信的基站和手持设备、无线扩频中继设备及无限局域网络中。ADF4106在RF中的应用ADI公司的ADF4106高集成度PLL频率合成器具有很宽的工作带宽，非常低的相位噪声，且工作温度范围较宽。其内部采用双模技术的锁相环频率合成技术，在高频工作时更能展示其优势，且有使系统功耗低、成本低的优点。在这里我们利用ADF4106宽带及低噪声的优点介绍该芯片在RF中的应用。因为ADF4106具有很宽的频带，因此在高频系统中，使用该芯片可省却一些倍频器，简化系统结构，并降低其成本。以前使用ADF4113芯片时，为了达到6GHz的高频本地振荡，需要加倍频器（ADF4113的最高频率只能达到4GHz），而使用ADF4106芯片省却了倍频器及其周围的一些电路，得到更简单、效率更高的本地振荡（LO）。获得从5.4GHz到6.0GHz范围内（频率间隔为1MHz）的RF输出频率，而相位噪声只有-83dBc/Hz。ADF4106低噪声的应用由于ADF4106具有低相位噪声的优点，使用该芯片可获得低噪声、快速恢复的1.5GHz本地振荡。在低于2.0GHz的本地振荡器里，使用ADF4106和一个宽带分频器可改善振荡器的相位噪声及锁定时间。一个典型的RF系统在1450MHz到1500MHz的频率范围中可以用200kHz的步进值输出相应的频率，要使用整数N阶分频结构实现它，必须要有200kHz参考频率的鉴相器（fREF等于整数N阶合成器中的步进值），其N值将在7250(1450MHz)到7500(1500MHz)的频率范围内变化。一般在步进值较大时，系统工作良好，但当需要较小的步进值时，就会产生较大的相位噪声（ADF4106芯片的相位噪声为-88dBc/Hz）。此外，对于这样一个系统，在200kHz的频率上其典型的杂散为-88dBc，在400kHz上有-90dBc。而且，要实现一个20kHz带宽的锁相环，在10的相位误差上，其锁定时间需要250s。利用图4的结构（芯片采用ADF4106）实现的系统可改善上述的一些特性。最后，采用宽带ADF4106芯片工作时必须考虑其结构。按照上例的要求，该芯片PLL的频率是最后输出频率的好几倍，即输出要求是从1450MHz到1500MHz的频率范围，而芯片倍频范围是5800MHz到6000MHz（输出频率的4倍）。为此，采用方案来实现，其中fPFD的频率为800kHz，fVCO的频率是从5800MHz到6000MHz，而最后环路输出频率由fVCO除以4得到，即fOUT=(fPFDN)/X。下面对这一实现方案的一些结果作一些说明。其一减小了相位噪声。合成器的相位噪声和10logfPFD有关，对于每一个2fPFD频率而言，其相位噪声将减小3dB。然而VCO的输出被分频，它的相位噪声符合20logX的规律，因此，对每一个X=2值来说，将得到6dB相位噪声。例如4fPFD频率，fVCO除以4得到fOUT的输出。这样，一方面，在4fPFD的频率下相位噪声减少6dB；另一方面，因为fVCO除以4而得到12dB的相位噪声，总结果得到6dB的相位噪声。因此用图4的方案来实现这一系统时，上例的数据结果表明，系统可得到-94dBc/Hz的相位噪声。其二减少了杂散。在整数N阶的PLL中，杂散频率出现在PFD的整数倍频时的VCO输出中。在图4中，对于fVCO，这些杂散将在fPFD、2fPFD和3fPFD等倍频时出现，尽管输出fOUT是fVCO除以X（X=4），其杂散频率仍存在于fPFD的倍频中。但从另一方面看，这些杂散又以20logX(20log4=12dB)的幅度在减小。因此，采用（X=4），可得到fOUT为1450MHz到1500MHz、频率间隔为200kHz的输出频率。在fPFD为800kHz整数倍频上存在杂散，最低为-90dBc，需注意的是，尽管步进值是200kHz，但最低的杂散频率是在800kHz上。其三缩短了锁定时间。因为PFD是在较高的频率下工作的，所以相位的比较加快，环路锁定因此也加快。再者，由于PFD的频率高，得到较宽的环路带宽，这也将帮助加快其锁定时间。在这个例子中，对一个80kHz环路带宽的PLL，在10的相位误差内，其锁定时间约为70s。ADF4106灵敏度及系统噪声的分析采用0.35mBiCMOS工艺和RF设计技术，使ADF4106的带宽达到6.0GHz，工业温度为-40C~+85C。在-40C、+25C及+85C时，一个TSSOP封装的ADF4106的典型灵敏度波形，从图上可以很清楚地看到，在低于-15dBm信号中，ADF4106的6GHz宽带具有优良的性能。对于PLL整个系统而言，其总相位噪声也是我们关心的一个问题，它和很多因素有关。衡量PLL整个系统的相位噪声，可用下面的表达式得到，PNTOTAL=PNSYNTH+20logN+10logfPFD其中PNTOTAL为PLL整个系统的相位噪声，PNSYNTH为PLL合成器自身的相位噪声，20logN是一个和分频比1/N有关的相位噪声的增量，10logfPFD是一个和PFD输入频率fPFD有关的相位噪声的增量。图8为ADF4106合成器自身的相位噪声曲线图，这里不包括和N值及fPFD有关的相位噪声。图中ADF4106在1Hz时产生-219dBc/Hz相位噪声，比ADF4113减少3dB，这是整数N阶合成器系列中相位噪声特性最好的一种。在这里我们可根据给定的fPFD及RF的输出频率求出PLL整个系统的相位噪声PNTOTAL。例如，RF输出频率从1700MHz到1800MHz，fPFD为200kHz，则PNTOTAL=-219+20log(9000)+10log(200103)=(-219+79+53)dBc/Hz=-87dBc/HzADF4106的相位噪声在30MHz内均服从10logfPFD的规律，而有些整数N阶合成器在PFD频率达到1MHz以上就迅速下降。在已知的PLL结构中，一旦给定N值，很快就能获得曲线图。例如，在200kHz的位置对应的相位噪声是-166dBc/Hz，再加上20logN(79dBc)，得到PLL的相位噪声是-87dBc/Hz。结束语ADF4106PLL频率合成器具有很宽的工作频率范围，非常低的噪声特性及低功耗、低成本和大容量的优点，因此，其应用范围很广，在目前市场上具有非常可观的前景。DDS(直接数字频率合成器)具有相位变换连续、频率转换速度快、频率分辨率高、相位噪声低、频率稳定度高、集成度高、易于控制等诸多优点，在现代频率合成技术中占有重要地位，被广泛应用于信号发生器、雷达系统、通信系统等领域。MCU(微控制器)具有很强的数据处理能力和控制能力，片上外围设备丰富，精度高，功耗低，在电子设备上有广泛的应用。本文介绍一种基于ADI公司的双通道DDS芯片AD9958产生高质量调频信号的数字调频信号发生器的设计方法，该结构产生的调频信号覆盖频率范围广，载波频率和频偏数字可调，调频波形频率准确度高，且成本较低、可靠性高。系统结构原理调频(FM)体制用已调信号频率的变化承载信息。调频波的瞬时频率等于载波频率加上一个正比于调制信号的时变频率。调频波的表达式为：其瞬时角频率为：其中ω0固定角频率(载频);为比例常数(调制常数)，代表调制器的灵敏度[1]。DDS输出的信号频率可以由下式给定：其中：为参考时钟，为信号频率分辨率，为输出信号频率，为频率控制字，为相位累加器的位数。可见，可以通过设定相位累加器的位数、频率控制字和系统参考时钟的值，就可以产生任意信号频率的输出[2]。可以看出，当时，可得DDS的最低输出频率即此DDS的频率分辨率为：利用DDS实现调频，就是要使信号合成器输出信号的频率随着调制信号的幅度大小线性变化，瞬时频率的变化可以转化为对频率控制字的改变的控制[3]。假设调制信号经ADC转换为B位数字信号，为满足调制频偏要求，需在MCU内与一可调的调制常数相乘，乘积作为调制信号的频率控制字;再假设载波频率控制字为，则调频波的频率控制字为：代入(1)式得调频波信号的瞬时频率序列：考虑到相位累加器的积分器作用，假设波形存储器存储的为余弦波，则DDS输出的调频信号序列为：再将调频信号序列通过数模转换器和低通滤波器后，得到的模拟信号就是直接数字合成的调频信号。硬件实现由于采用全数字结构，DDS输出信号的频带受器件水平的限制，一般在几百兆以内。在本系统中，为了达到设计指标要求的100~400MHz的调制频段要求，综合考虑DDS芯片的技术水平以及成本问题，我们采用双通道DDS与混频器相结合的方案来提高调频信号的工作频段，这样每个通道的最大输出频率只需达到200MHz。向双通道DDS的两个通道送入相同的调频波频率控制字，则两个通道DDS-1和DDS-2产生完全同步的载波为的调频信号序列，再将调频信号序列分别通过D/A转换器和低通滤波器后混频，去掉直流成分，得到的