EDA技术及应用课程设计任务书

《EDA技术及应用》课程设计报告题目：基于VHDL的电子秒表的设计院（系）：电气工程及其自动化专业班级：电气1203学生姓名：季佳璐学号：20121131131指导教师：姚裕安2014年12月05日至2014年12月09日华中科技大学武昌分校制EDA技术及应用课程设计任务书一、设计（调查报告/论文）题目基于VHDL的电子秒表的设计二、设计（调查报告/论文）主要内容设计一个电子秒表，给定时钟信号为512HZ，要求系统达到以下功能：(1)用6个数码管分别显示时、分、秒，计时范围为:00:00：00～23:59：59。(2)计时精度是1s。(3)具有启/停开关,复位开关,可以在任何情况下使用。三、原始资料电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。1、系统总体框图根据系统设计要求,系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图1所示图1系统顶层设计图图1中左边为三个输入信号en，clk，reset，分别为启动/停止开关，时钟信号和复位开关。中间从上至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信号wei[3..0],led[6.0]。2、模块功能设计本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能,输入信号是256Hz，通过分频后为1hz，时钟信号是1Hz作为秒表的秒输入,秒为60进制计数器,分也为60进制计数器,小时采用二十四进制计数器,各级进位作为高位的使能控制。（1）六十进制计数器模块设计一个八位的六十进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa[3…0]、qb[3…0]、rco，分别为低4位输出、高4位输出和进位位。图2六十进制计数器示意图（2）二十四进制计数器模块设计一个八位的二十四进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa[3…0]、qb[3…0]，分别为低4位输出、高4位输出。图3二十四进制计数器示意图（3）分频器模块设计一个分频器，要求将输入256HZ的时钟信号分频为1HZ的时钟信号作为秒表的秒输入。输入信号为clk和rst，分别为时钟信号和复位信号，输出信号为clk_out，为分频器1HZ的时钟信号输出。图4分频器示意图（4）LED显示模块LED有着显示亮度高，响应速度快的特点，最常用的是七段式LED显示器，又称数码管。七段LED显示器内部由七个条形发光二极管和一个小圆点发光二极管组成，根据各管的亮暗组合成字符。LED数码管的g～a七个发光二极管因加正电压而发亮，因加零电压而不能发亮，不同亮暗的组合就能形成不同的字形，这种组合称之为字形码(段码)，如显示”0”,字形码为3fh。图5LED数码管结构图数码管的接口有静态接口和动态接口。动态接口采用各数码管循环轮流显示的方法，当循环显示频率较高时，利用人眼的暂留特性，看不出闪烁显示现象，这种显示需要一个接口完成字形码的输出(字形选择)，另一接口完成各数码管的轮流点亮(数位选择)。将二十四进制计数器和2个六十进制计数器的输出作为LEDA显示模块的输入，在时钟信号的控制下通过此模块完成6个LED数码管的显示，输出信号为WEI[2…0]和LED[6…0]，分别为位选信号和段码输出。图6LED显示示意图四、要求的设计（调查/论文）成果答辩时需调通各个模块的程序；各部分模块完成后,用Quartus对程序编译、仿真；得出系统仿真波形,包括各模块仿真波形及顶层仿真波形。课程设计报告中需完成系统的设计要求，软件部分需要给出具体的代码，调试的部分要求撰写心得体会。五、进程安排序号课程设计内容学时分配集中学生学习课程设计关键理论、明确设计任务及设计要求、指导学生分组、安排设计进度0.5天2查阅、收集资料，拟定控制方案0.5天3计数器程序编写及仿真调试0.5天4分频器程序编写及仿真调试0.5天5系统整体仿真调试0.5天6按规范要求撰写课程设计说明书2天7提交设计作品及设计说明书、答辩0.5天合计5天六、主要参考资料[1]杨晖．大规模可编程逻辑器件与数字系统设计．北京：北京航空航天大学出版社，2010．[2]任爱锋．基于FPGA的嵌入式系统设计．西安：西安电子科技大学出版社，2011．[3]杨恒．FPGA/CPLD最新实用技术指南．北京：清华大学出版社，2010．[4]王锁萍．电子设计自动化（EDA）教程．成都：电子科技大学出版社，2009．[5]路而红．电子设计自动化应用技术．北京：北京希望电子出版社，2009．[6]潘松．VHDL实用教程.成都：电子科技大学出版社，2010．指导教师（签名）：20年月日目录摘要………………………………………………………………………………11.课程设计的任务和基本要求…………………………………………………21.1设计目的……………………………………………………………………21.2设计要求……………………………………………………………………21.3设计方案………………………………………………………………………22.数字钟的设计…………………………………………………………………32.1数字钟的原理…………………………………………………………………32.2自顶向下设计分割图…………………………………………………………42.3数字钟主要模块设计…………………………………………………………42.3.1系统总体框图………………………………………………………………52.3.2模块功能设计………………………………………………………………53.系统仿真………………………………………………………………………83.1整体仿真………………………………………………………………………83.2六十进制模块仿真……………………………………………………………83.3二十四进制模块仿真…………………………………………………………93.4分频器模块仿真………………………………………………………………93.5led显示模块仿真……………………………………………………………93.6引脚分配………………………………………………………………………104.硬件仿真………………………………………………………………………115.结论……………………………………………………………………………126.课程设计心得…………………………………………………………………137.参考文献………………………………………………………………………148.课程设计评定表………………………………………………………………15附录（各个模块的源程序）……………………………………………………16摘要随着当代电子信息技术的发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑期间CPLD/FPGA的出现，给设计人员带来了很多方便，利用它进行产品开发，可以降低研发成本缩短研发周期。数字钟的设计是数字电路的一个典型应用，其设计方法很多，本设计采用VHDL语言在FPGA/CPLD上实现它的功能。通过本设计，掌握多位计数器相连的设计方法、多位共阴极显示数码管的驱动和编码以及FPGA的层次化结构化设计方法。关键词：FPGACPLDQuartusII数字钟1课程设计的任务和基本要求1.1设计目的（1）运用数字系统的设计方法进行数字系统设计；（2）能进行较复杂的数字系统设计；（3）数字钟的工作原理，数字钟的工作流程图与原理方框图，自顶向下的数字系统设计方法。1.2设计要求设计一个电子秒表，给定始终信号为512HZ，要求系统达到以下功能；(1)用6个数码管分别显示时、分、秒，计时范围为:00:00：00～23:59：59。(2)计时精度是1s。(3)具有启/停开关,复位开关,可以在任何情况下使用。1.3设计方案数字钟的逻辑结构主要包括有分频器、六十进制计数器、二十四进制计数器、动态显示译码器、LED数码管显示环节几个环节，图1-1为数字中的逻辑结构图。其中计数器包括六十进制计数器和二十四进制计数器，分频器提供一个比较精准的1HZ的计时脉冲，时间设置环节提供时间的初始设置，动态显示译码器提供将BCD代码译成数码管所需要的驱动信号，使LED数码管用十进制数字显示出BCD代码所代表的数值。图1-1数字钟的逻辑结构图2、数字钟的设计2.1数字钟的工作原理数字钟的显示格式如图2-1所示：图2-1显示格式数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千家万户。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下：图2-2数字钟实现原理框图（1）时基T产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为1Hz的、非常稳定的计数时钟脉冲。（2）控制逻辑电路：产生调时、调分信号及位选信号。调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。（3）计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。计数部分：由两个60进制计数器和一个24进制计数器组成，其中60进制计数器可用6进制计数器和10进制计数器构成；24进制的小时计数同样可用6进制计数器和10进制计数器得到：当计数器计数到24时，“2”和“4”同时进行清零，则可实现24进制计数。数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—’）。译码器：七段译码器。译码器必须能译出‘—’，由实验二中译码器真值表可得：字母F的8421BCD码为“1111”，译码后为“1000111”，现在如果只译出‘—’，即字母F的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘—’。2.2自顶向下设计分割图图2-3数字钟自顶向下设计分割图（说明按下按键key0，完成复位功能，clk5选择1HZ的时钟，clk3选择的时钟频率尽量高。）2.3数字钟主要模块设计图2-4数字钟总体框架电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。2.3.1系统总体框图根据系统设计要求,系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图2-3-1所示。图2-4中左边为三个输入信号en，clk，reset，分别为启动/停止开关，时钟信号和复位开关。中间从上至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信号wei[3..0],led[7.0]。2.3.2模块功能设计本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能,输入信号是256Hz，通过分频后为1hz，时钟信号是1Hz作为秒表的秒输入,秒为60进制计数器,分也为60进制计数器,小时采用二十四进制计数器,各级进位作为高位的使能控制。（1）六十进制计数器模块设计一个八位的六十进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa[3…0]、qb[3…0]、rco，分别为低4位输出、高4位输出和进位位