EDA技术课程设计

课程设计要求：1、《EDA技术》课程设计成绩为《EDA技术》理论课成绩一部分，课程设计不合格者，理论课成绩为不及格；2、每个设计课题可从给定设计中任选一题，由1～3人组成，；3、课程设计格式要求见本文档后面附录部分；4、课程设计成绩=文档内容、格式成绩（50%）+答辩成绩（50%）；5、每个设计课题组成人员均须参加答辩；6、课程设计上交、答辩时间为本学期第15周。7、指导老师：王小虎（TEL:[phone]）一、多功能数字钟的设计1、设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。系统框图如图1-1所示：图1-1数字钟系统框图2、设计提示此设计问题可分为主控电路、计数器模块和扫描显示三大部分，其中计数器部分的设计是已经非常熟悉的问题，只要掌握六十进制、十二进制的计数规律，用同步计数或异步计数都可以实现，扫描显示模块在第一章中也已经介绍，所以主控电路中各种特殊功能的实现是这个设计问题的关键。用两个电平信号A、B进行模式选择，其中，AB=00为模式0，系统为计时状态：AB=01为模式1，系统为手动校时状态：AB=10为模式2，系统为闹钟设置状态。设置一个turn信号，当turn=0时，表示在手动校时对时，选择调整分钟部分：当turn=1时，表示在手动对时，选择调整小时部分。设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器加1.设置一个reset信号，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其它特殊功能操作。设置一个关闹铃信号reset1，当reset1=0时，关闭闹铃信号；当reset1=1时，可对闹铃进行设置。设置状态显示信号（发光管）：LD_alert提示是否设置了闹铃功能；LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。当闹铃功能设置后（LD_alert=1），系统应启动一比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。整点报时由分和秒计时同时为0（或60）启动，与闹铃声共用一个扬声器驱动信号out。系统计时时钟为clk=1Hz，选择另一时钟clk_1k=1024Hz作为产生闹铃声、报时音的时钟信号。主控电路状态表如表1-1所示。硬件系统示意图如图1-2所示。表1-1数字钟主控电路状态图图4-1-2数字钟硬件系统示意图二、数字式竞赛抢答器1、设计要求设计一个可容纳四组参賽的数字式抢答器，每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，用指示灯显示抢答组别，扬声器发出2-3秒的蜂鸣。设置犯规电路，对提前抢答和超时答题（例如3分钟）的组别鸣笛示警，并由组别显示电路显示出犯规组别。设置一个计分电路，每组开始预置１０分，由主持人记分，答对一次加１分，答错一次减１分。系统框图如图2-1所示。图2-1抢答器系统框图3、设计提示此设计问题可分为第一信号鉴别锁存模块、答题计时模块、计分电路模块和扫描显示模块四部分。第一信号鉴别锁存模块的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后将输入端封锁，使其它组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮K1、K2、K3、K4，主持人复位信号reset，扬声器驱动信号out。reset=0时，第一信号鉴别锁存电路、答题计时电路复位，此状态下，若有抢答按钮按下，鸣笛示警并显示犯规组别；reset=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，进行组别显示，控制扬声器发出音响，并启动答题计时电路，若计时时间到主持人复位信号还没有按下，则由扬声器发出犯规示警声。计分电路是一个相对独立的模块，采用十进制加／减计数器、数码管数码扫描显示，设置复位信号reset1、加分信号up、减分信号down，reset1=0时，所有得分回到起始分（10分），且加分、减分信号无效；reset1=1时，由第一信号鉴别锁存电路的输出信号选择进行减分的组别，每按一次up，第一抢答组加一分；每按一次down，第一抢答组组减一分。硬件系统示意图如图2-2所示。图2-2抢答器硬件系统示意图三、数字频率计1、设计要求设计一个能测量方波信号频率的频率计，测量结果用十进制数显示，测量的频率范围是1∼100KHz，分成两个频段，即1∼999Hz，1KHz∼100KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。具有自动校验和测量两种功能，即能用标准时钟校验测量精度。具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。系统框图如图3-1所示。图3-1频率计系统框图2、设计提示脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式f=N/T，f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间，所以在1秒时间内计数器所记录的结果，就是被测信号的频率。此设计问题可分为测量/校验选择模块、计数器模块、送存选择报警模块、锁存模块和扫描显示模块几部分。测量/校验选择模块的输入信号为：选择信号selet、被测信号meas、测试信号test，输出信号为CP1，当selet=0时，为测量状态，CP1=meas；当selet=1时，为校验状态，CP1=test。校验与测量共用一个电路，只是被测信号CP1不同而已。计数器对CP1信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存，同时将计数器清零，为下一次采样测量做好准备。设置1秒定时信号（周期为2秒），在1秒定时时间内的所有被测信号送计数器输入端。设置量程档控制开关K，单位显示信号Y，当K=0时，为1∼999Hz量程档，数码管显示的数值为被测信号频率值，Y显示绿色，即单位为Hz；当K=1时，为1KHz∼100KHz量程档，被测信号频率值为数码管显示的数值乘1000，Y显示红色，即单位为KHz。设置超出量程档测量范围示警信号alert。计数器由四级十进制计数构成（带进位C）。若被测信号频率小于1KHz（K=0），则计数器只进行三级十进制计数，最大显示值为999.Hz，如果被测信号频率超过此范围，示警信号驱动灯光、扬声器报警；若被测信号为1KHz∼100KHz（K=1），计数器进行四位十进制计数，取高三位显示，最大显示值为99.9KHz，如果被测信号频率超过此范围，报警。送存选择、报警电路状态表如表4-3-1所列。表3-1送存选择、报警电路状态表硬件系统示意图案如图3-2所示。图3-2数字频率计硬件系统示意图四、拔河游戏机1、设计要求设计一个能进行拔河游戏的电路。电路使用15个（或9个）发光二极管表示拔河的“电子绳”，开机后只有中间一个发亮，此即拔河的中心点。游戏甲乙双方各持一个按钮，迅速地、不断地按动产生脉冲，谁按得快，亮点向谁方向移动，每按一次，亮点移动一次。亮点移到任一方终端二极管，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。由裁判下达比赛开始命令后，甲乙双方才能输入信号，否则，输入信号无效。用数码管显示获胜者的盘数，每次比赛结束自动给获胜方加分。系统框图如图4-1所示。图4-1拔河游戏机系统框图2、设计提示此设计问题可以分为加/减计数器、译码器和甲乙双方的得分计数显示电路几部分。设置参赛双方输入脉冲信号in1、in2，用可逆计数器的加、减计数输入端分别接受两路按钮脉冲信号。设置裁判员“开始”信号begin，begin有效后，可逆计数器才接受in1、in2信号。用一个四线-十六线译码器，输出接15个（或9个）发光二极管，设置一个复位信号reset，比赛开始，reset信号使译码器输入为1000，译码后中心处二极管点亮，当计数器进行加法计数时，亮点向右移，减法计数时，亮点向左移。当亮点移到任一方终端时，由控制电路产生一个信号使计数器停止接受计数脉冲。将双方终端二极管“点亮”信号分别接两个得分计数显示电路，当一方取胜时，相应的得分计数器进行一次得分计数，这样得到双方取胜次数的显示。设置一个记分计数器复位信号reset1，使双方得分可以清零。硬件系统示意图如图4-2所示。图4-2拔河游戏机硬件系统示意图五、洗衣机控制器1、设计要求计一个洗衣机洗涤程序控制器，控制洗衣机的电机作如下规律运转：图5-1洗衣机控制器控制要求用两位数码管预置洗涤时间（分钟数），洗涤过程在送入预置时间后开始运转，洗涤中按倒计时方式对洗涤过程作计时显示，用LED表示电机的正、反转，如果定时时间到，则停机并发出音响信号。系统框图如图5-2所示。图5-2洗衣机控制器系统框图2、设计提示此设计问题可分为洗涤预置时间编码模块、减法计数显示、时序电路、译码驱动模块四大部分。设置预置信号LD，LD有效后，可以对洗涤时间计数器进行预置数，用数据开关K1∼K10分别代表数字1、2、…、9、0，用编码器对数据开关K1∼K10的电平信号进行编码，编码器真值表如表5-1所列，编码后的数据寄存。设置洗涤开始信号start，start有效则洗涤时间计数器进行倒计数，并用数码管显示，同时启动时序电路工作。时序电路中含有20秒定时信号，10秒定时信号，设为A、B，A、B为“0”表示定时时间未到，A、B为“1”表示定时时间到。时序电路状态表如表5-2所列。表5-1编码器真值表表5-2时序电路状态表状态编码为：S0=00S1=01S2=11S3=10若选JK触发器，其输出为Q2Q1逻辑赋值后的状态表如表5-3所列。表5-3逻辑赋值后的状态表设置电机正转信号run，反转信号rev，暂停信号pause，由时序电路的输出Q2Q1经译码驱动模块，可使显示信号正确反映电路的工作状态，译码驱动模块真值表如表5-4所列。直到洗涤计时时间到，时序电路异步复位，并启动音响电路。硬件系统示意图如图5-3所示。表5-4译码驱动电路真值表图5-3洗衣机控制器硬件系统示意图六、电子密码锁1、设计要求设计一个电子密码锁，在锁开的状态下输入密码，设置的密码共4位，用数据开关K1∼K10分别代表数字1、2、…、9、0，输入的密码用数码管显示，最后输入的密码显示在最右边的数码管上，即每输入一位数，密码在数码管上的显示左移一位。可删除输入的数字，删除的是最后输入的数字，每删除一位，密码在数码管的显示右移一位，并在左边空出的位上补充“0”。用一位输出电平的状态代表锁的开闭状态。为保证密码锁主人能打开密码锁，设置一个万能密码，在主人忘记密码时使用。系统框图如图6-1所示。图6-1密码锁系统框图2、设计提示此设计问题可分为密码输入删除控制模块、寄存模块、比较模块、扫描显示几部分。在密码输入删除控制模块中，用编码器对数据开关K1-K10的电平信号进行编码，编码器真值表如表5-1所列。输入密码是在锁打开的状态下进行的，每输入一位数，密码在数码管上的显示左移一位。设置删除信号back，每按下一次back，删除最后输入的数字，密码在数码管的显示右移一位，并在左边空出的位上补充“0”，状态表如表6-1所列。表6-1密码输入删除控制电路状态表设置密码确认信号set，当四位密码输入完毕后，按下set，则密码被送寄存器锁存，比较模块得A数据，同时密码显示电路清零。设置密码锁状态显示信号lock，lock=0（LED灭）表示锁未开；lock=1（LED亮）表示锁已打开。设置关锁信号close，当密码送寄存模块锁存后，按下close，则密码锁lock=0，锁被锁上。设置密码检验信号cheak，在lock=0状态下，从数据开关输入四位开锁数码，按下cheak，则开锁数码送寄存模块锁存，数据比较模块得到B数据，若A=B，则D触发器被置“1”，锁被打开，否则，lock保持为“0”。万能密码（例如0007）可预先设置在比较模块中。密码锁的硬件系统示意图如图6-2所示。VerilogHDL参考代码见附录四。图6-2密码