EDA第3章-XILINXISE基本设计流程1

XILINX培训系列课程—Verilog数字逻辑设计设计输入的实现--设计内容随着EDA技术的发展，设计输入多采用混合设计，其中包括：基于VerilogHDL语言的设计输入；基于IP核的设计输入；基于原理图的设计输入;基于网表的设计输入方法。XILINX培训系列课程—Verilog数字逻辑设计XilinxISE设计流程XILINX培训系列课程—Verilog数字逻辑设计ISE设计流程介绍--设计流程介绍翻译映射布局和布线规划和预算HDLRTL仿真综合以创建网表功能仿真得到时序收敛时序仿真实现创建代码/原理图配置FPGA产生比特流文件XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计内容该设计案例完成一个基本组合逻辑电路的设计，设计内容包括：工程的建立新文件的生成和代码的添加设计综合和查看综合结果设计仿真用户约束的添加和设计实现布局布线结果的查看设计下载到FPGA芯片PROM文件的生成和下载到PROM中XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--创建一个新工程1）HDL:顶层设计使用HDL语言实现2）Schematic:顶层设计使用原理图实现3）EDIF:顶层设计使用电子设计交换格式（网表）实现。4）NGC/NGD:顶层设计使用NGC/NGD网表实现。点击“Next”按钮XILINX培训系列课程—Verilog数字逻辑设计Next基于VerilogHDL语言的ISE设计流程--创建一个新工程在DeviceProperties界面中，选择合适的：1)产品范围(productcategory)2)芯片的系列(Family)3)具体的芯片型号(Device)4)封装类型（Package）5)速度信息（speed）6)综合工具（SynthesisTool)7)仿真工具（Simulator）8)设计语言（PreferredLanguage）。左图是参数的具体设置XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--创建一个新工程FinishXILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--创建一个新设计文件1.选择器件2.点击鼠标右键，出现浮动菜单，选择“NewSource…”XILINX培训系列课程—Verilog数字逻辑设计该文件的实体名新建文件的类型，不同的类型有着不同的功能和意义。基于VerilogHDL语言的ISE设计流程--创建一个新工程点击“Next”按钮XILINX培训系列课程—Verilog数字逻辑设计点击“Next”按钮基于VerilogHDL语言的ISE设计流程--添加设计端口XILINX培训系列课程—Verilog数字逻辑设计点击“Finish”按钮基于VerilogHDL语言的ISE设计流程--添加实体端口XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--生成gate.v文件XILINX培训系列课程—Verilog数字逻辑设计自动生成module框架生成了结构体框架只需加入逻辑语句即可基于VerliogHDL语言的ISE设计流程--自动生成文件结构框架双击gate.v文件XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加代码及注释修改声明添加逻辑行为描述语句XILINX培训系列课程—Verilog数字逻辑设计设计中常用的四个操作：综合、实现、生成bit文件、下载这个图标指示顶层文件选中顶层文件，Processes窗口中给出能操作的项目双击XST进行综合操作基于VerilogHDL语言的ISE设计流程XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合Xilinx综合工具在对设计的综合过程中，主要执行以下三个步骤：语法检查过程，检查设计文件语法是否有错误；编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：查看综合报告(viewSynthesisReport)查看RTL原理图(ViewRTLschematic）查看技术原理图(ViewTechnologySchematic)检查语法(CheckSyntax)产生综合后仿真模型(GeneratePost-SynthesisSimulationModel)。XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看综合报告）鼠标双击，查看报告，给出了资源的使用情况TABLEOFCONTENTS1)SynthesisOptionsSummary2)HDLCompilation3)DesignHierarchyAnalysis4)HDLAnalysis5)HDLSynthesis6)AdvancedHDLSynthesis7)LowLevelSynthesis8)PartitionReport9)FinalReport9.1)Deviceutilizationsummary9.2)PartitionResourceSummary9.3)TIMINGREPORTXILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）双击ViewTechnologySchematic打开符号查看器XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）点击“OK”按钮XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）双击该区域XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）LUT看完后关闭原理图编辑界面XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看技术原理图符号）LUT的表示，双击打开一个LUTXILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看技术原理图符号）内部逻辑的符号描述XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看技术原理图符号）内部逻辑的真值表描述XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计综合（查看技术原理图符号）内部逻辑的卡诺图描述XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--仿真设计测试平台以行为级描述为主，不使用寄存器传输级的描述形式。测试向量的生成可以使用两种方法：波形文件；HDL语言描述；XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--仿真设计切换到“Simulation”XILINX培训系列课程—Verilog数字逻辑设计Next基于VerilogHDL语言的ISE设计流程--添加.v仿真文件点击“Next”按钮XILINX培训系列课程—Verilog数字逻辑设计选择所要仿真Verilog文件点击“Next”按钮基于VerilogHDL语言的ISE设计流程--添加.v仿真文件XILINX培训系列课程—Verilog数字逻辑设计给出该波形文件的相关属性点击“Finish”按钮基于VerilogHDL语言的ISE设计流程--添加.v仿真文件XILINX培训系列课程—Verilog数字逻辑设计所添加的test.v文件基于VerilogHDL语言的ISE设计流程--添加.v仿真文件XILINX培训系列课程—Verilog数字逻辑设计添加测试向量基于VerilogHDL语言的ISE设计流程--添加.v仿真文件XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--进行仿真选中test.v文件双击SimulateBehavioralModel展开IsimSimulatorXILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--进行仿真测试点击“+”、“-”按钮，在视窗内看到仿真结果XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--进行仿真测试XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--进行仿真测试XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计实现在ISE中的实现（Implement）过程，是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现过程主要分为下面3个步骤：XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--设计实现翻译（Translate）逻辑网表翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语。映射（Map）到器件单元映射的主要作用是将设计映射到具体型号的器件上。布局布线（Place&Route）布局布线的主要作用是调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生PLD配置文件。XILINX培训系列课程—Verilog数字逻辑设计切换到Implementation基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）新添加的,ucf文件XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）选中gate.v选中，并展开UserConstraintsI/OPinPlanning(PlanAhead)-Post-SynthesisXILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言的ISE设计流程--添加管脚约束文件（.UCF文件）XILINX培训系列课程—Verilog数字逻辑设计基于VerilogHDL语言