电子设计自动化实验指导书_六个实验2015

VHDL与数字系统设计实验指导书1目录实验一半加器和全加器的设计实验二多路选择器设计实验三基本触发器的设计实验四十进制加法计数器的设计实验五八位七段数码管动态显示电路的设计实验六基于VHDL的表决器的设计附表一核心板载资源与FPGAEP2C35I/O接口对照表附表二EP2C35与开发平台硬件资源I/O接口对照表VHDL与数字系统设计实验指导书2实验一半加器和全加器的设计一、实验目的1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握QUARTUSII的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数A加数B和数S进位数C0000011010101101半加器逻辑表达式：BABABAS；ABC2.全加器的设计全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：iAiB1iCiSiC0000000110VHDL与数字系统设计实验指导书3010100110110010101011100111111全加器逻辑表达式：1iiiiCBAS；ABCBACiiii1)(3、利用半加器元件完成全加器的设计（1）图形方式其中HADDER为半加器元件。四、实验步骤1、完成图形半加器设计。2、完成VHDL半加器设计与仿真（记录仿真波形）。3、完成VHDL全加器设计与仿真（记录仿真波形）。4、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？实验二多路选择器的设计VHDL与数字系统设计实验指导书4一、实验目的1．熟练掌握多路选择器的设计方法；2．用VHDL语言中不同的语句来描述。二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0，dl，d2，d3的信号，并使其能在Q上输出。S1S0Q00d001d110d211d3XX0三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。2、通过仿真下载并通过硬件验证实验结果。四、实验报告要求l、写出几种不同的VHDL源程序；2、画出电路的时序仿真波形；3、分析不同VHDL语句的优劣；4、写出设计心得体会。五、思考题：1、如何设计一个3选1的选择器？实验三基本触发器的设计VHDL与数字系统设计实验指导书5一、实验目的1、了解基本触发器的工作原理。2、进一步熟悉在QuartusII中基于原理图设计的流程。二、实验原理基本触发器的电路如下图8-1所示。它可以由两个与非门交叉耦合组成,也可图8-1基本触发器电路以由两个或非门交叉耦合组成。现在以两个与非门组成的基本触发器为例，来分析其工作原理。根据与非逻辑关系，可以得到基本触发器的状态转移真值表及简化的真值表，如下表8-1所示：状态转移真值表简化真值表RSnQ1nQRS1nQ01000100110101100111Qn101100不定11001111000不定001不定表8-1基本触发器状态转移真值表根据真值表，不难写出其特征方程：123A456BSRQQ123A456BRSQQVHDL与数字系统设计实验指导书6其中式（2）为约束条件。三、实验内容本实验的任务就是利用QuartusII软件的原理图输入，产生一个基本触发器，触发器的形式可以是与非门结构的，也是可以或非门结构的。实验中用按键模块的用K1和K3来分别表示R和S，用LED模块的LED8和LED1分别表示Q和Q。在R和S满足式（2）的情况下，观察Q和Q的变化。实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。四、实验步骤1.打开QUARTUSII软件，新建一个工程。2.建完工程后再新建一个图形符号输入文件，打开图形符号编辑器对话框。3.按照实验原理和自己的想法，在图形符号编辑窗口编写设计程序，用户可参照光盘中提供的示例程序。4.设计好设计电路程序后，保存起来。方法同实验一。5.对自己编写的设计电路程序进行编译并仿真，对程序的错误进行修改。6.编译仿真无误后，依照拨动开关、LED与FPGA的管脚连接表或参照附录进行管脚分配。表8-2是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名使用模块信号对应FPGA管脚说明NR拨动开关K1E15NS拨动开关K2B14QLED灯LED12B20NQLED灯LED1E9表8-2端口管脚分配表7.用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。VHDL与数字系统设计实验指导书7五、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关（即R、S），则通过LED灯上的亮和灭来显示这个触发器的输入结果。将输入与输出和表8-1基本触发器状态转移真值表进行比较，看是否一致。六、实验报告1、绘出不同R、S值的仿真波形，并作说明。2、试设计一个其它的功能触发器如D触发器、JK触发器等3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。实验四十进制的加法计数器设计VHDL与数字系统设计实验指导书8一、实验目的1、掌握流程控制语句（IF语句和CASE语句）的使用。；2、掌握计数器进制的设置原理。3、熟练掌握矢量类型数据与进程语句的使用。4、掌握IF语句的嵌套使用方法，二、实验内容1、完成多功能十进制加法计数器的VHDL设计。2、正确设置仿真激励信号，全面检测设计逻辑。3、综合下载，进行硬件电路测试。三、实验说明十进制计数器的VHDL设计的关键在于计数位宽的设置与进制的设置，通常应具有以下功能：清零、使能、向高位进位。要注意进位信号的处理，进位信号的脉宽处理与产生时间处理。四、实验步骤1、了解十进制计数器的工作原理。2、用VHDL文本方式设计十进制加法计数器。3、进行十进制加法计数器的设计仿真（记录仿真波形）。4、进行十进制加法计数器的设计下载与测试。五、实验报告要求及思考题：1、进制数与计数最大值的关系是什么？2、能否设计出可改变参数的通用的计数器？怎样设计？实验五八位七段数码管动态显示电路的设计VHDL与数字系统设计实验指导书9一、实验目的1、了解数码管的工作原理。2、学习七段数码管显示译码器的设计。3、学习VHDL的CASE语句及多层次设计方法。二、实验原理七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图4-1所示。图4-1静态七段数码管由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。共阳极性的数码管与之相么。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。三、实验内容本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1KHZ作为扫描时钟，用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与FPGA的接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。数码管显示模块的电路原理如图4-2所示，表4-1是其数码管的输入与FPGA的管脚连接表。VHDL与数字系统设计实验指导书10图4-2数字时钟信号模块电路原理信号名称对应FPGA管脚名说明7SEG-AH3七段码管A段输入信号7SEG-BH4七段码管B段输入信号7SEG-CK5七段码管C段输入信号7SEG-DL5七段码管D段输入信号7SEG-EK4七段码管E段输入信号7SEG-FL3七段码管F段输入信号7SEG-GL4七段码管G段输入信号7SEG-DPM3七段码管dp段输入信号7SEG-SEL0G4七段码管位选输入信号7SEG-SEL1G3七段码管位选输入信号7SEG-SEL2F4七段码管位选输入信号表4-1数码管与FPGA的管脚连接表四、实验步骤1、打开QUARTUSII软件，新建一个工程。2、建完工程之后，再新建一个VHDLFile，打开VHDL编辑器对话框。3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。VHDL与数字系统设计实验指导书114、编写完VHDL程序后，保存起来。方法同实验一。5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。6、编译仿真无误后，依照拨动开关、数码管与FPGA的管脚连接表（表1-1、表4-1）或参照附录进行管脚分配。表4-2是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名使用模块信号对应FPGA管脚说明CLK数字信号源L2时钟为1KHZKEY0拨动开关K1E15二进制数据输入KEY1拨动开关K2B14KEY2拨动开关K3F9KEY3拨动开关K4B15LEDAG0数码管A段G6十六进制数据输出显示LEDAG1数码管B段G7LEDAG2数码管C段H3LEDAG3数码管D段H4LEDAG4数码管E段H5LEDAG5数码管F段H6LEDAG6数码管G段J4DEL0位选DEL0G5DEL1位选DEL1G3DEL2位选DEL2F4表4-2端口管脚分配表7、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。五、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源模块的VHDL与数字系统设计实验指导书12时钟选择为1KHZ，拨动四位拨动开关，使其为一个数值，则八个数码管均显示拨动开关所表示的十六进制的值。六、实验报告1、绘出仿真波形，并作说明。2、明扫描时钟是如何工作的，改变扫描时钟会有什么变化。3、实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。实验六基于VHDL的表决器的设计VHDL与数字系统设计实验指导书13一、实验目的1、熟悉VHDL的编程。2、熟悉七人表决器的工作原理。3、进一步了解实验系统的硬件结构。二、实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个拨动开关来表示七个人，当对应的拨动开关输入为‘1’时，表示此人同意；否则若拨动开关输入为‘0’，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。同时，数码管上显示通过的票数。三、实验内容本实验就是利用实验系统中的拨动开关模块和LED模块以及数码管模块来实现一个简单的七人表决器的功能。拨动开关模块中的K1～K7表示七个人，当拨动开关输入为‘1’时，表示对应的人投同意票，否则当拨动开关输入为‘0’时，表示对应的人投反对票；LED模块中LED1表示七人表决的结果，当LED1点亮时，表示此行为通过表决；否则当LED1熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来。在此实验中数码管、LED、拨动开关与FPGA的连接电路和管脚连接在以前的实验中都做了详细说明，这里不在赘述。四、实验步骤1、打开QUARTUSII软件，新建一个工程。2、建完工程之后，再新建一个VHDLFile，打开VHDL编辑器对话框。3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。VHDL与数字系统设计实验指导书144、编写完VHDL程序后，保存起来。方法同