第七章中规模通用集成电路及其应用

第七章中规模通用集成电路及其应用1第七章中规模通用集成电路及其应用第七章中规模通用集成电路及其应用2集成电路由SSI发展到MSI、LSI和VLSI，使单个芯片容纳的逻辑功能越来越强。在SSI中仅是基本器件(如逻辑门或触发器)的集成在MSI中是逻辑部件(如译码器、寄存器等)的集成在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。第七章中规模通用集成电路及其应用3本章知识要点：●熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法；●用常用中规模通用集成电路作为基本部件，恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计，有效地实现各种逻辑功能。第七章中规模通用集成电路及其应用47.1常用中规模组合逻辑电路使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。一、定义二进制并行加法器：是一种能并行产生两个二进制数算术和的组合逻辑部件。7.1.1二进制并行加法器按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。二、类型及典型产品第七章中规模通用集成电路及其应用51．串行进位二进制并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。典型芯片有四位二进制并行加法器T692。FA3FA2FA1F4F3F2F1C1C2C3FC4FA4C0B1A1B2A2B3A3B4A4T692的结构框图第七章中规模通用集成电路及其应用6串行进位二进制并行加法器的特点：被加数和加数的各位能同时并行到达各位的输入端，各位全加器的进位输入按照由低位向高位逐级串行传递，各进位形成一个进位链。最高位必须等到各低位全部相加完成，并送来进位信号之后才能产生运算结果。串行进位二进制并行加法器的缺点：运算速度较慢，而且位数越多，速度就越低。第七章中规模通用集成电路及其应用7如何提高加法器的运算速度?必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。第七章中规模通用集成电路及其应用8四位二进制并行加法器的构成思想如下：2．超前进位二进制并行加法器：根据输入信号同时形成各位向高位的进位，然后同时产生各位的和。通常又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器74283。由全加器的结构可知，第i位全加器的进位输出函数表达式为ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC第七章中规模通用集成电路及其应用9当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：令（进位传递函数）（进位产生函数）则有由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。第七章中规模通用集成电路及其应用10三、四位二进制并行加法器的外部特性和逻辑符号图中，A4、A3、A2、A1-------二进制被加数；B4、B3、B2、B1-------二进制加数；F4、F3、F2、F1------C0--------------------来自低位的进位输入；FC4-------------------向高位的进位输出。第七章中规模通用集成电路及其应用11二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。四、应用举例第七章中规模通用集成电路及其应用12例1用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。解根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。第七章中规模通用集成电路及其应用13实现给定功能的逻辑电路图如下图所示。第七章中规模通用集成电路及其应用14例2用4位二进制并行加法器设计一个4位二进制并行加法/减法器。解分析：根据问题要求，设减法采用补码运算，并令A=a4a3a2a1-----为被加数(或被减数)；B=b4b3b2b1-----为加数(或减数)；S=s4s3s2s1-----为和数(或差数)；M----------为功能选择变量.当M=0时，执行A+B；当M=1时，执行A-B。由运算法则可归纳出电路功能为：当M=0时，执行a4a3a2a1+b4b3b2b1+0(A+B)当M=1时，执行a4a3a2a1++1(A-B)第七章中规模通用集成电路及其应用15可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体实现：将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1输入端，4位二进制数b4b3b2b1分别和M异或后加到并行加法器的B4B3B2B1输入端。并将M同时加到并行加法器的C0端。M=0:Ai=ai,Bi=bi,C0=0实现a4a3a2a1+b4b3b2b1+0(即A+B)；M=1:Ai=ai,Bi=,C0=1，实现a4a3a2a1++1（即A-B）。第七章中规模通用集成电路及其应用16实现给定功能的逻辑电路图如下：第七章中规模通用集成电路及其应用17例3用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中A=a3a2a1,B=b2b1。解根据乘数和被乘数的取值范围，可知乘积范围处在0～21之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，a3a2a1×)乘数b2b1a3b1a2b1a1b1+)a3b2a2b2a1b2乘积Z5Z4Z3Z2Z1第七章中规模通用集成电路及其应用18因为：“积”项aibj可用两输入与门实现。对部分积求和可用并行加法器实现。所以：该乘法运算电路可由6个两输入与门和1个4位二进制并行加法器构成。逻辑电路图如右图所示。b1b2F4F3F2F1FC4T693C0A4A3A2A1B4B3B2B1＆＆＆＆＆＆a3a2a1a3a2a100Z5Z4Z3Z2Z1第七章中规模通用集成电路及其应用19例4用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。解根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正：若相加结果无进位产生，则“和”需要减3；若相加结果有进位产生，则“和”需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路如右图所示。图中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。第七章中规模通用集成电路及其应用207.1.2译码器和编码器译码器的功能是对具有特定含义的输入代码进行“翻译”，将其转换成相应的输出信号。译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。一、译码器译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。第七章中规模通用集成电路及其应用211．二进制译码器▲二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端；二进制译码器：能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。（1）特点：▲使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平。▲有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。第七章中规模通用集成电路及其应用22常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。图(a)、(b)所示分别是74138型3-8线译码器的管脚排列图和逻辑符号。（2）典型芯片图中，A2、A1、A0---输入端；---输出端；---使能端。70Y～Y321S、S、S第七章中规模通用集成电路及其应用2374138译码器真值表0111111110111111110111111110111111110111111110111111110111111110111111111111111110000100011001010011101001010110110101110ddddd1ddd输出输入S1A2A1A0可见，当时，无论A2、A1和A0取何值，输出┅中有且仅有一个为0(低电平有效)，其余都是1。0SS,1S321第七章中规模通用集成电路及其应用242．二-十进制译码器功能：将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。例如，常用芯片7442是一个将8421码转换成十进制数字的译码器，芯片引脚图和逻辑符号如下。该译码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(1010～1111)，译码器输出端～均无低电平信号产生，即译码器对这6个非法码拒绝翻译。第七章中规模通用集成电路及其应用25功能:数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。3．数字显示译码器常用的数字显示译码器：七段数字显示译码器和八段数字显示译码器。例如，中规模集成电路74LS47，是一种常用的七段显示译码器，该电路的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示0～15共16个数字的字形。输入A3、A2、A1和A0接收4位二进制码，输出Qa、Qb、Qc、Qd、Qe、Qf和Qg分别驱动七段显示器的a、b、c、d、e、f和g段。(教材中给出的74LS48的输出为高电平有效。)第七章中规模通用集成电路及其应用26七段译码显示原理图如图(a)所示，图(b)给出了七段显示笔画与0～15共16个数字的对应关系。第七章中规模通用集成电路及其应用27译码器在数字系统中的典型用途：实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码等，还可实现各种组合逻辑功能。例1用译码器74138和适当的与非门实现全减器的功能。全减器：能实现对被减数、减数及来自相邻低位的借位进行减法运算，产生本位差及向高位借位的逻辑电路。解令：被减数用Ai表示、减数用Bi表示、来自低位的借位用Gi-1表示、差用Di表示、向相邻高位的借位用Gi表示。框图：4．应用举例差Di向高位借位Gi全减器被减数Ai减数Bi低位借位Gi-1第七章中规模通用集成电路及其应用28全减器真值表1000001110010111011100111101000001010011输出DiGi输入AiBiGi-1输出DiGi输入AiBiGi-1由真值表可写出差数Di和借位Gi的逻辑表达式为：根据全减器的功能，可得到全减器的真值表如下表所示。第七章中规模通用集成电路及其应用29全减器的输入变量AiBiGi-1依次与译码器的输入A2、A1、A0相连接，译码器使能输入端接固定工作电平，可在译码器输出端得到输入变量的最小项之“非”。根据全减器的输出函数表达式，将相应最小项的“非”送至与非门输入端，便可实现全减器的功能。第七章中规模通用集成电路及其应用30例2用译码器和与非门实现逻辑函数F(A,B,C,D)=∑m(2,4,6,8,10,12,14)解给定的逻辑函数有4个逻辑变量，显然可采用上例类似的方法用一个4-16线的译码器和与非门实现。能否用3-8译码器实现呢？能！只要充分利用译码器的使能输入端，便可用3-8线译码器实现4变量逻辑函数。方法：用译码