清华大学微电子所集成电路后端流程经典教程

清华大学微电子所集成电路后端教程DC、Astro设计流程初级手册实验数据在219.223.169.103上：for_all_课件/design_flow_ralative/df_tut4sz.tar.gzLinux解压：%tarzxvfdf_tut4sz.tar.gz（%符号表示在Linux界面下直接输入命令）直接可用注意：不要在widows下解压，否则库文件格式会出问题。第一部分逻辑综合这一部分主要在目录syn下进行。第一节数据准备（此部分已完成，下面的文字仅作说明，无需操作）首先把standcell、pad和ram的db库拷贝到syn/library下，把源代码（.v）拷贝到了syn/source下，把dc的setup文件（.synopsys_dc.setup)拷贝到syn下，把综合的脚本（包括约束脚本）拷贝到syn/scripts下，并且创建了syn/output和syn/reports准备接收综合结果。第二节运行DesignCompiler进行逻辑综合进入syn目录，在tcl模式下启动综合器：%dc_shell-t调用tcl脚本进行综合：dc_shell-tsourcescripts/run.tcl这一步可以自动完成整个综合过程。具体细节可参见syn/scripts下的run.tcl和cons.tcl文件。完成以后，可以看到syn/output和syn/reports目录下有相应的文件输出。退出dc_shell-t。第三节数据分析综合过程中在syn/output下产生了4个文件，其中sdf是标准延时文件，用于仿真时的时序反标，sdc是标准的约束文件，用于约束后面的布局布线。在syn/reports目录下产生了时序和面积的报告。从报告文件中可以看出，时间上，最大的slack为-0.51ns，相对于时钟周期8ns较小，基本上可以进行布局布线。总面积约为0.228um2，且大部分为pad所占。这是我们进行下一步布局布线的依据。说明：1、因为setuptiming往往是比较关键的，我们综合时使用了slow库作为目标库。2、综合时，把standcell（sc）的库设为target_library，把sc、io、ram以及sythetic_library通通设为link_library。3、输入驱动和输出负载使用pad模型模拟实际的驱动和负载。4、input_delay通常设为时钟周期的60%左右，output_delay大约设为时钟周期的30%。5、把设计中pad和ram相应的cell设为don’t_touch。6、主要是考虑到我们加的约束比较严，因此可以接受-0.51ns的slack作为布局布线的起点。第二部分布局布线这一部分主要在目录P-R下进行。第一节数据准备（黑体字部分需要操作完成）首先，把standcell、pad和ram的milkyway库拷贝到P-R/ref_lib下，把布局布线的脚本拷贝到P-R/script下，把和工艺相关的文件拷贝到P-R/star_rcxt和P-R/tech下，把层次定义文件拷贝到P-R/map下，并且创建了P-R/design_data和P-R/report两个空目录。另外，我们还需要将综合得到的syn/output目录下的fifo_mapped.v和fifo_mapped.sdc文件拷贝到P-R/design_data目录下。第二节布局布线1、创建milkyway设计库（参见Astro培训教材lab5a的task1和task2）1）在P-R目录下启动Astro。2）在Astro界面中选择菜单Tools-DataPrep，此时可以看到Astro菜单栏的条目发生了变化。3）选择菜单Library-Create…，弹出对话窗口。在LibraryName中填入fifo，在TechnologyFileName中填入tech/umc18_6lm.tf，打开SetCaseSensitive选项，点击”OK”。（忽略warning，下同）之后可以发现多了P-R/fifo目录，这就是当前设计库所在目录。4）Library-AddRef…LibraryName填入fifo，RefLibraryName填入ref_lib/sc，点击Apply。RefLibraryName填入ref_lib/io，点击Apply。RefLibraryName填入ref_lib/ram，点击OK。5）Library-ShowRefs…LibraryName填入fifo，点击OK。可以看到sc、io和ram的库已经绑定到设计库了。6）NetlistIn-VerilogIn…VerilogFileName填入design_data/fifo_mapped.vLibraryName填入fifoNetNamefor1'b0填入GNDNetNamefor1'b1填入VDD点击OK这一步将fifo综合得到的门级网单绑定到设计库中。7）NetlistIn-Expand…LibraryName填入fifoUnexpandedCellName填入fifo_with_pads.NETLExpandedCellName填入fifo_with_pads.EXP点击GlobalNetOptions按钮，弹开新的对话窗口NetName和PortName都填入GND，点击Apply，可以看到NumberDefined由0变为1NetName和PortName都填入VDD，点击Apply，可以看到NumberDefined由1变为2点击Hide关闭子窗口，回到原来的对话窗口，点击OK等效地，也可以在Astro命令输入栏中直接输入命令load“script/1_data_prep.cmd”完成整个操作过程至此，整个设计库创建完毕。可以进入P-R/fifo中观察所得结果。2、创建设计单元（参见Astro培训教材lab5a的task3、task4和task5）1）Tools-Astro，回到普通工作模式下。2）Library-Open…LibraryName填入fifo，点击OK3）Cell-Create…CellName填入fifo_with_pads，点击OK4）DesignSetup-Netlist:BindNetlist…NetCell填入fifo_with_pads.EXP，点击OK5）Cell-HierarchyPreservation:InitializeHierarchyInformation…FlattenedCellName填入fifo_with_pads.CELHierarchicalNetCellName填入fifo_with_pads.NETL点击OK6）Cell-HierarchyPreservation:MarkModuleInstancesPreserve…FlattenedCellName填入fifo_with_pads.CEL，点击OK7）Cell-SaveAs…CellName填入2_design_setup，点击OK等效地，也可以在Astro命令输入栏中直接输入命令load“script/2_design_setup.cmd”完成整个操作过程至此，整个设计单元创建完毕。进入P-R/fifo/CEL目录中可以看到里面有design_setup单元。3、初始化布局（参见Astro培训教材lab6a的task1、2、3、4）从综合的结果看，本设计属于pad-limited类型，即芯片面积主要由pad决定。我们做布局规划的时候主要考虑pad的摆放。源设计中总共有14个pad，分4边摆放，每边最多4个。此外，每边还要另加两个电源pad（分别给pad和core供电，即后边即将提到的PVDDR和PVDDC）和两个地pad（PVSSR和PVSSC）。因此，每边最多8个pad，外加2个cornerpad。每个pad的尺寸是194.90um×60.12um，每个cornerpad的尺寸是194.90um×194.90um，摆放时给pad和pad之间留大约20um的间距，则由此可得每边的长度大约为60×8＋20×9＋200×2＝1060um。Pad环往内每边再留100um布电源环，则最终可得core的尺寸为460um×460um。1）导入pad信息DesignSetup-TDF:LoadTDF…TDFFileName填入script/io.tdf，点击OK2）初始化布局DesignSetup-Floorplan:SetUpFloorplan…打开width&height选项Row/CoreRatio填入0.7（标准单元所占面积不大，可以适当降低core的利用率）CoreWidth填入460CoreHeight填入460打开DoubleBack和Flipfirstrow选项CoreToLeft填入100CoreToBottom填入100CoreToRight填入100CoreToTop填入100点击OK此时刷新cell窗口，可以得到下图所示的布局：3）填充padfillerPostPlace-FillerCell:AddPadFillers…，弹出对话框在Astro命令栏里输入loadscript/set_pad_fillers.cmd回到对话框，点击OK4）把ram摆放到core的左下角在Astro命令栏里输入loadscript/place_macros.cmd刷新窗口，得到下图。5）保存设计为3_initialized_floorplan上述过程可直接利用Astro命令load“script/3_floorplan_initial.cmd”一步完成。4、电源规划（参见Astro培训教材lab6a的task5、6、7）1）创建电源环（先电源环后地环，注意有别于Astro实验）PreRoute-RectangularRings…点击Default打开Around右边的Core选项NetName(s)填入VDDL-Width、R-Width、B-Width、T-Width均填入20L-Layer、R-Layer设为48（met2）B-Layer、T-Layer设为46（met1）Left、Right、Bottom、Top均填入20全部设置如下图所示点击ApplyNetName(s)改为GNDLeft、Right、Bottom、Top均改为10点击OK至此电源和地的金属环创建完毕，形如下图：2）创建电源带（strap）PreRoute-Straps…点击Default选择Vertical，StartX填入520NetName(s)填入VDD,GND（以逗号隔开）Width填入10Layer设为48打开Step&Stop选项Step填入120Stop填入640PitchwithinGroup填入15点击Apply选择Horizontal，StartY填入410Step改为110Stop改为630Layer改为46点击Apply选择Vertical，StartX填入410Step改为0Stop改为410Layer改为48点击OK上述过程中版图的变化如下：3）在所有standcell、ram和pad之间建立电源、地的逻辑连接PreRoute-ConnectPortstoP/G…点击DefaultNetName、PortPattern均填入VDD打开CellTypes中Pad选项打开UpdateTieUp/Down选项点击Apply，弹出一个小窗口，点击OK可以看到Astro提示：Connected81portstonet(VDD)throughpatternVDD点击Apply，弹出一个小窗口，点击OKNetName、PortPattern均改为GNDNetType选择Ground点击Apply，弹出一个小窗口，点击OK可以看到Astro提示：Connected81portstonet(GND)throughpatternGND.点击Cancel退出对话窗口4）在pad、ram的电源地引脚（pin）和