帧同步信号提取电路功能模块的设计与建模

武汉理工大学《数字通信系统》课程设计I课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目:帧同步信号提取电路功能模块的设计与建模初始条件：（1）MAXPLUSII、QuartusII、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：1周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用.北京：电子工业出版社，2010JohnG.Proakis.DigitalCommunications.北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日武汉理工大学《数字通信系统》课程设计II目录1.帧同步及原理分析.........................................................................................................11.1.帧同步：......................................................................................................................11.2帧同步信号提取电路功能模块原理分析：..............................................................11.2.1识别器的建模...................................................................................................11.2.2基于VHDL识别器建模..............................................................................22实验代码及实验波形：.................................................................................................42.1移位寄存器代码及分析：.........................................................................................42.2译码器的代码及分析：..............................................................................................52.3判决器的代码及分析：..............................................................................................72.4帧同步运行总代码：..................................................................................................82.4实验总波形图............................................................................................................103.心得体会.......................................................................................................................114.参考文献.......................................................................................................................12武汉理工大学《数字通信系统》课程设计11.帧同步及原理分析1.1.帧同步：通信系统接收到的是码元序列，这个序列需要用标志码去进行帧起始定位，这个标志码即帧同步，也成为群同步码。帧同步码需要有特殊的性质，以区别于所传输的信息序列。帧同步是指帧同步码的插入和提取功能的实现，帧同步是保证数字通信系统正常工作的必要环节。1.2帧同步信号提取电路功能模块原理分析：PCM30/32系统在发送端按照某一波特率编排成一定的帧结构形成同步数据流，然后送入信道传送。对于接收端的数据解调，首先要从同步数据流中提取位同步信息，然后提取帧同步信息。而帧同步提取性能的好坏直接影响整个数据的解调质量，甚至影响整个通信系统的性能。传统的帧同步提取采用硬件实现，有电路复杂、门限电平不容易调整等缺陷，随着可编程器件的不断发展，用可编程器件来实现数据流中帧同步信号的提取，能使设备简化、检测电平容易控制，同时也提高了设备的可靠性和生产的一致性。实现帧同步的方法主要有两类：一类是插入特殊码法，即插入式帧同步法，它在数字信息码序列中插入一些特殊码组作为每帧的帧头标志，而在接收端则根据这些码组的位置来实现帧同步。另一类是利用数据组本身之间彼此不同的特性来实现自同步，不需要专门的帧同步码。本课题主要研究插入式帧同步法。所谓连贯式插入法是指在每帧的开头集中插入帧同步码组的方法。用做帧同步码组的特殊码组要求具有尖锐单峰性的局部自相关函数。常用的帧同步码组有巴克码。要提取连贯式插入法的帧同步信号，关键是能否把特殊码组从信号流中识别出来。下面介绍的一帧信号是基于32位的信息码组，而巴克码是七位的。1.2.1识别器的建模识别器的功能主要是把巴克码从信息流中识别出来。由于信息流是串行输入，所以首先要把码流转换为并行输出，因而很容易想到用移位寄存器。又因为巴克码具有尖锐武汉理工大学《数字通信系统》课程设计2的单峰性，而且j=0时，R(j)=1+1+1+1+1+1+1=7,所以想到相加器，当输入是巴克码时，相加器输出就是7，否则就输出其他值。图1模型图表示七位巴克码“1110010”的识别器，移位寄存器中的每个D触发器都从Q端输出。图1七位巴克码识别各移位寄存器输出端的接法和巴克码的规律一致，这样识别器实际上就是对输入的巴克码进行相关运算。图2（a)给出了从巴克码转换成帧同步脉冲的关系，当七位巴克码在图9-2(a)中的时刻正好已全部进入了7个移位寄存器时，7个移位寄存器输出端都输出+1，相加后得最大输出+7；若识别器的判决门限电平定为+7，那么就在七位巴克码的最后一位“0”进入识别器时，识别器输出一帧同步脉冲表示一帧的开始，如图2(b)所示。图2识别输出信号与巴克码的关系1.2.2基于VHDL识别器建模判决输出判决器相加器D7D6D5D4D3D2D1输入码武汉理工大学《数字通信系统》课程设计3根据图1，可把识别器分为三个部分。其中第一个部分完成移位功能，第二部分完成将移存器的七位输出码进行译码处理，即将“1111111”译码为“111”，将移存器的七位输出码中含一位“0”码的码组，如“1110111”等译码为“1l0”，其他情况译码为“000”。这样做的目的是只考虑自动门限为7和6两种状态，以减小假同步概率。第三部分是判决器，判决器比较识别器的译码输出和门限的大小，若自动门限为7，识别器译码输出状态也为7，则输出为高电平，译码输出小于7，则输出为低电平；若自动门限为6，识别器译码输出大于或等于6，则输出高电平，其他情况则输出低电平。整个识别器模块的建模模型如图3所示。图3识别器模块的建模模型其中，译码器能实现当七位寄存器输出的是“1111111”时，译码器输出就是“111”；有一位错码输出即七位输出中只有一位是“0”的时候，译码器输出就是“110”，其他情况输出就为“000”。图4是它的流程图。图4译码器流程图模型判决器的功能相当于一个比较器，即当巴克码识别器的输出大于等于自动门限的输出时，就输出一个“1”脉冲，否则就输出“0”脉冲。根据这样的要求，可以建立如图5所示的建模流程图。武汉理工大学《数字通信系统》课程设计4图5判决器建模流程图2实验代码及实验波形：2.1移位寄存器代码及分析：（1）实验代码：libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;entitystep_registerisport(CLK_1:INstd_logic;a:INstd_logic_vector(0to6);b1,b2,b3,b4,b5,b6,b7:OUTstd_logic);endstep_register;ARCHITECTUREbehavOFstep_registerisBEGINPROCESS(a)BEGINb1=a(0);b2=a(1);b3=a(2);b4=a(3);武汉理工大学《数字通信系统》课程设计5b5=a(4);b6=a(5);b7=a(6);ENDPROCESS;end（2）程序分析：移位寄存器用于实现巴克码的串性输入→并行输出，将数据从a口串行输入经由芯片再由b口并行输出。使译码器能够接收到并行的巴克码，便于对巴克码的运算。（3）实验波形如图6：图62.2译码器的代码及分析：（1）实验代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityZTBisport(a,b,c,d,e,f,g:instd_logic;selt:outstd_logic_vector(2downto0));endZTB;武汉理工大学《数字通信系统》课程设计6architecturepassofZTBissignalsel:std_logic_vector(6downto0);beginsel=a&b&c&d&e&f&g;process(sel)begincaseseliswhen0111111=selt=110;when1011111=selt=110;when1101111=selt=110;when1110111=selt=110;when1111011=selt=110;when1111101=selt=110;when1111110=selt=110;when1111111=selt=111;whenothers=selt=000;endcase;endprocess;endpass;（2）代码分析：将移位寄存器的并行输出进行检码，即将“1111111”译码为“111”，将移存器的七位输出码中含一位“0”码的码组，如“1110111”等译码为“1l0”，其他情况译码为“000”。这样做的目的是只考虑自动门限为7和6两种状态，以减小假同步概率。（3）实验波形如图7所示：武汉理工大学《数字通信系统》课程设计7图72.3判决器的代码及分析：（1）实验代码：libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logi