硬件描述语言verilog_HDL基础

VerilogHDL基础第一部分初级篇第一讲Verilog的基本概念2020/1/232硬件描述语言HDL(HardwareDescriptionLanguage)是硬件设计人员和电子设计自动化(EDA)工具之间的接口，其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。1.1硬件描述语言HDL2020/1/2331.1硬件描述语言HDL硬件描述语言利用计算机的巨大能力对用HDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入CPLD和FPGA器件中。2020/1/234什么是硬件描述语言具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言这种特殊结构能够：描述电路的连接描述电路的功能在不同抽象级上描述电路描述电路的时序表达具有并行性HDL主要有两种：Verilog和VHDLVerilog起源于C语言，因此非常类似于C语言，容易掌握VHDL格式严谨VHDL出现较晚，但标准化早。IEEE1706-1985标准。2020/1/235为什么要使用硬件描述语言电路的逻辑功能容易理解；便于计算机对逻辑进行分析处理；把逻辑设计与具体电路的实现分成两个独立的阶段来操作；逻辑设计与实现的工艺无关；逻辑设计的资源积累可以重复利用；可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。2020/1/2361.2VerilogHDL的历史1.2.1什么是VerilogHDLVerilogHDL是硬件描述语言的一种，用于数字电子系统设计。设计者可用它进行各种级别的逻辑设计，可用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。2020/1/2371.2VerilogHDL的历史1.2.2VerilogHDL的产生及发展VerilogHDL是在1983年由GDA(GateWayDesignAutomation)公司的PhilMoorby所创。PhiMoorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的XL算法。1990年，Cadence公司收购了GDA公司1991年，Cadence公司公开发表Verilog语言，成立了OVI(OpenVerilogInternational)组织来负责VerilogHDL语言的发展。1995年制定了VerilogHDL的IEEE标准，即IEEE1364。2020/1/2381.2VerilogHDL的历史2020/1/239VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。1.3VerilogHDL和VHDL的比较2020/1/2310VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写1.3VerilogHDL和VHDL的比较2020/1/23111.3VerilogHDL和VHDL的比较2020/1/23121.4Verilog目前的应用情况和适用的设计Verilog的主要应用包括：ASIC和FPGA工程师编写可综合的RTL代码高抽象级系统仿真进行系统结构开发测试工程师用于编写各种层次的测试程序用于ASIC和FPGA单元或更高层次的模块的模型开发2020/1/23131.4Verilog目前的应用情况和适用的设计Verilog较为适合系统级(System)、算法级(Alogrithem)、寄存器传输级(RTL)、逻辑(Logic)、门级(Gate)和电路开关级(Switch)的设计，而对于特大型（千万门级以上）的系统级(System)设计，则VHDL更为合适。2020/1/23141.5采用VerilogHDL设计复杂数字电路的优点1.5.1传统设计方法——电路原理图输入法采用电路原理图输入法进行设计，周期长、需要专门的设计工具、需手工布线等。这种低水平的设计方法大大延长了设计周期。2020/1/2315采用Verilog输入法，可以很容易地把完成的设计移植到不同厂家的不同芯片中去，并在不同规模应用时可以较容易地作修改。采用Verilog输入法最大的优点是其与工艺无关性。实际上这是利用了计算机的巨大能力并在EDA工具帮助下，把逻辑验证与具体工艺库匹配、布线即时延计算分成不同的阶段来实现，从而减轻了人们的繁琐劳动。1.5.2VerilogHDL设计法与传统的电路原理图输入法的比较2020/1/23161.5采用VerilogHDL设计复杂数字电路的优点1.5.3Verilog的标准化与软核的重用Verilog是在1983年由GDA公司首先开发成功的，经过诸多改进，于1995年11月正式被批准为VerilogIEEE1363－1995标准，又于2001年3月在原标准的基础上经过改进和补充推出VerilogIEEE1364－2001新标准。由于VerilogHDL设计方法与工艺无关性，因而大大提高了Verilog模型的可重用性。我们把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的VerilogHDL模型称之为“软核”(Softcore)，而把由软核构成的器件成为虚拟器件。利用软核和虚拟器件的可重复利用的特性就可大大缩短设计周期，加快了复杂电路的设计。2020/1/23171.5.4软核、固核和硬核的概念以及它们的重用显而易见，在具体实现手段和工艺技术尚未确定的逻辑设计阶段，软核具有最大的灵活性。而近年来电路实现工艺技术的发展是相当迅速的，为了逻辑电路设计成果的积累，和更快更好地设计更大规模的电路，发展软核的设计和推广软核的重用技术是非常有必要的。把在某一种专用半导体集成电路工艺的（ASIC）器件上实现的经验证是正确的总门数在5000门以上的电路结构掩膜，称之为“硬核”。把在某一种现场可编程门阵列（FPGA）器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件，称之为“固核”。2020/1/23181.6VerilogHDL的设计流程简介自顶向下的设计是从系统级开始，把系统级划分为若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库的基本元件来实现为止图1.1.3为自顶向下(Top-Down)的示意图，以设计树的形式绘出。系统级设计模块A模块B模块C模块A1模块A2模块A3模块B1模块B2模块C1模块C21.6.1自顶向下(Top-Down)设计的基本概念图1.1.3Top-Down设计思想2020/1/23191.6VerilogHDL的设计流程简介1.6.2层次管理的基本概念复杂数字逻辑电路和系统的层次化、结构化设计隐含着硬件设计方案的逐次分解。完整的硬件设计可以由图1.1.3所示的设计树描述。在这个设计树上，节点对应着该层次上基本单元的行为描述，树枝对应着基本单元的结构分解。在不同的层次都可以进行仿真以对设计思想进行验证。EDA工具提供了有效的手段来管理错综复杂的层次，即可以很方便地查看某一层次某模块的源代码或电路图以改正仿真时发现的错误。2020/1/23201.6.3具体模块的设计编译和仿真的过程1.6VerilogHDL的设计流程简介从左图可以看出，模块设计流程主要由两大主要功能部分组成：1)设计开发：即从编写设计文件－综合到布局布线－投片生成这样一系列步骤。2)设计验证：也就是进行各种仿真的一系列步骤，如果在仿真过程中发现问题就返回设计输入进行修改。2020/1/23211.6VerilogHDL的设计流程简介1.6.4对应具体工艺器件的优化、映象和布局布线由于各种ASIC和FPFA器件的工艺各不相同，因而当用不同厂家的不同器件来实现已验证的逻辑网表（EDIF文件）时，就需要不同的基本单元库与布线延迟模型与之对应才能进行准确的优化、映象、和布局布线。基本单元库与布线延迟模型由熟悉本厂工艺的工程师提供，再由EDA厂商的工程师编入相应的处理程序，而逻辑电路设计师只需用一文件说明所用的工艺器件和约束条件，EDA工具就会自动地根据这一文件选择相应的库和模型进行准确的处理从而大大提高设计效率。2020/1/23221.7小结掌握HDL设计方法应从学习VerilogHDL设计方法开始。由于Top-Down的设计方法是首先从系统设计入手的，因而从顶层进行功能划分和结构设计。系统的总体仿真是顶层进行功能化分的重要环节，这时的设计与工艺无关。从底向上的设计在某种意义上讲是Top-Down设计的逆过程。Verilog数字系统设计教程第二讲Verilog语法的基本概念2020/1/2324概述Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括：•系统级(system):用高级语言结构实现设计模块的外部性能的模型。•算法级(algorithm):用高级语言结构实现设计算法的模型。•RTL级(RegisterTransferLevel):描述数据在寄存器之间流动和如何处理、控制这些数据流动的模型。以上三种都属于行为描述，只有RTL级才与逻辑电路有明确的对应关系。•门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。•开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。2020/1/2325VerilogHDL行为描述语言具有以下功能：•可描述顺序执行或并行执行的程序结构。•用延迟表达式或事件表达式来明确地控制过程的启动时间。•通过命名的事件来触发其它过程里的激活行为或停止行为。•提供了条件如if-else、case、循环程序结构。•提供了可带参数且非零延续时间的任务(task)程序结构。•提供了可定义新的操作符的函数结构(function)。•提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。•VerilogHDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。概述2020/1/2326概述因其结构化的特点又使它具有以下功能：提供了一套完整的表示组合逻辑的基本元件的原语(primitive);提供了双向通路（总线）和电阻器件的原语;可建立MOS器件的电荷分享和电荷衰减动态模型。2020/1/23272.1Verilog模块的基本概念下面先介绍几个简单的VerilogHDL程序，从中了解Verilog模块的特性【例2.1】modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;regout;always@(sloraorb)if(!sl)out=a;elseout=b;endmoduleabslout2020/1/23282.1Verilog模块的基本概念MUX（多路选择器）的行为可以描述为：只要信号a或b或sl发生变化，如果sl为0则选择a输出；否则选择b输出。这个行为的描述并没有说明如果输入a或b是三态的（高阻时）输出应该是什么，但有具体结构的真实电路是有一定的输出的。没有考虑延时问题2020/1/23292.1Verilog模块的基本概念【例2.2】moduletwomux(out,a,b,sl);inputa,b,sl;outputout;notu1(nsl,sl);and#1u2(sela,a,nsel);and#1u3(selb,b,sl);or#2u4(out,sela,selb);endmoduleabslselbselanselMUX的