专科《数字逻辑》复习题库及答案

专科《数字逻辑》复习题库及答案一、选择题1．和二进制数(1100110111.001)等值的十六进制数学是()。A.337.2B.637.2C.1467.1D.c37.42．是8421BCD码的是（）A.1010B.0101C.1100D.11113．和二进制码1100对应的格雷码是（）A.0011B.1100C.1010D.01014．和逻辑式ABCA__相等的式子是()A.ABCB.1+BCC.AD.BCA___5．若干个具有三态输出的电路输出端接到一点工作时，必须保证（）A.任何时候最多只能有一个电路处于三态，其余应处于工作态。B.任何时候最多只能有一个电路处于工作态，其余应处于三态。C.任何时候至少要有两个或三个以上电路处于工作态。D.以上说法都不正确。6．A+B+C+__A+A__B=（）A.AB.__AC.1D.A+B+C7．下列等式不成立的是（）A.BABAA__B.(A+B)(A+C)=A+BCC.AB+AC+BC=AB+BCD.1________BAABBABA8．)(F,)6,5,4,3,2,1,0(C)B,,F(A则mA.ABCB.A+B+CC.______CBAD.______CBA9．欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是()A.5B.6C.10D.5310．一块数据选择器有三个地址输入端，则它的数据输入端应有（）。A.3B.6C.8D.111．或非门构成的基本RS触发器，输入端SR的约束条件是（）A.SR=0B.SR=1C.1____RSD.0____RS12．在同步方式下，JK触发器的现态Qn=0，要使Qn+1=1，则应使（）。A.J=K=0B.J=0，K=1C.J=1，K=XD.J=0，K=X13．一个T触发器，在T=1时，来一个时钟脉冲后，则触发器()。A.保持原态B.置0C.置1D.翻转14．在CP作用下，欲使D触发器具有Qn+1=__nQ的功能，其D端应接（）A.1B.0C.nQD.__nQ15．一片四位二进制译码器，它的输出函数有（）A.1个B.8个C.10个D.16个16．比较两个两位二进制数A=A1A0和B=B1B0，当AB时输出F=1，则F的表达式是（）。A.__11BAFB.__01__01BBAAFC.__00_________11__11BABABAFD.__00__11BABAF17．相同计数模的异步计数器和同步计数器相比，一般情况下（）A.驱动方程简单B.使用触发器的个数少C.工作速度快D.以上说法都不对18．测得某逻辑门输入A、B和输出F的波形如下图，则F(A，B)的表达式是（）A.F=ABB.F=A+BC.BAFD.__BAFABF19．Moore和Mealy型时序电路的本质区别是（）A.没有输入变量B.当时的输出只和当时电路的状态有关，和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关，和当时的电路状态无关20．n级触发器构成的环形计数器，其有效循环的状态数为（）A.n个B.2n个C.2n-1个D.2n个21．ROM电路由地址译码器和存储体构成，若译码器有十个地址输入线，则最多可有（）个字。A.10B.102C.210D.10422．74LS160十进制计数器它含有的触发器的个数是（）A.1个B.2个C.4个D.6个23．组合型PLA是由（）构成A.与门阵列和或门阵列B.一个计数器C.一个或阵列D.一个寄存器24．TTL与非门的多余脚悬空等效于()。A.１B.０C.ＶccD.Vee25．设计一个8421码加1计数器，至少需要（）触发器A.3个B.4个C.6个D.10个26．以下哪一条不是消除竟争冒险的措施（）A.接入滤波电路B.利用触发器C.加入选通脉冲D.修改逻辑设计27．主从触发器的触发方式是（）A.CP=1B.CP上升沿C.CP下降沿D.分两次处理28．下列说法中，（）不是逻辑函数的表示方法。A．真值表和逻辑表达式B．卡诺图和逻辑图C．波形图和状态图29．已知某触发器的特性所示（触发器的输入用A、B……表示）。请选择与具有相同功能的逻辑表达式是（）。A．nnnBQQAQ1B．nnnQBQAQ1C．nnnQBQAQ1ABQn+1说明00Qn保持010置0101置111nQ翻转30．用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为（）。A．8B．16C．32D．6431．下列信号中，（）是数字信号。A．交流电压B.开关状态C.交通灯状态D.无线电载波32．余3码10001000对应2421码为（）A.01010101B.10000101C.10111011D.1110101133．若逻辑函数7,5,4,3,2,0,,,6,3,2,1,,mCBAGmCBAF，则F和G相与的结果为（）A.32mmB.1C.BAD.034．为实现D触发器转换为T触发器，图所示的虚线框内应是（）DQQTCPA.或非门B.与非门C.异或门D.同或门35．完全确定原始状态表中的五个状态A、B、C、D、E，若有等效对A和B，B和D，C和E，则最简状态表中只含（）个状态A.2B.3C.1D.436．下列触发器中，没法约束条件的是（）A.时钟SR触发器B.基本SR触发器C.主从KJ触发器D.边沿D触发器37．组合逻辑电路输出与输入的关系可用（）描述A.真值表B.状态表C.状态图D.逻辑表达式38．实现两个4位二进制数相乘的组合电路，其输入输出端个数应为（）A.4入4出B.8入8出C.8入4出D.8入5出39．组合逻辑电路中的险象是由于（）引起的A.电路未达到最简B.电路有多个输出C.电路中的时延D.逻辑门类型不同40．设计一个五位二进制码的奇偶位发生器，需要（）个异或门A.2B.3C.4D.541．下列触发器中，（）不可作为同步时序逻辑电路的存储元件。A.基本R-S触发器B.D触发器C.J-K触发器D.T触发器42．构造一个模10同步计数器，需要（）触发器A.3个B.4个C.5个D.10个43．实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少44．同步时序电路设计中，状态编码采用相邻编码法的目的是（）A.减少电路中的触发器B.提高电路速度C.提高电路可靠性D.减少电路中的逻辑门45．脉冲异步时序逻辑电路的输入信号可以是（）A.模拟信号B.电平信号C.脉冲信号D.时钟脉冲信号46．电平异步时序逻辑电路不允许两个或两个以上输入信号（）A.同时为0B.同时为1C.同时改变D.同时出现47．脉冲异步时序逻辑电路中的存储元件可以采用（）A.时钟控制RS触发器B.D触发器C.基本RS触发器D.JK触发器48．八路数据选择器应有（）个选择控制器A.2B.3C.6D.849．移位寄存器T1194工作在并行数据输入方式时，MAMB取值为（）A.00B.01C.10D.1150．半导体存储器（）的内容在掉电后会丢失A.MROMB.RAMC.EPROMD.E2PROM51．EPROM是指（）A.随机读写存储器B.只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器52．用PLA进行逻辑设计时，应将逻辑函数表达式变换成（）A.异或表达式B.与非表达式C.最简“与—或”表达式D.标准“或—与”表达式53．补码1.1000的真值为（）A.+1.1000B.-1.1000C.-0.1000D.-0.000154．下列哪个函数与逻辑函数F=A⊙B不等（）A.BABAFB.ABBAFC.BAFD.1BAF55．PROM、PLA、和PAL三种可编程器件中，（）是不能编程的A.PROM的或门阵列B.PAL的与门阵列C.PLA的与门阵列和或门阵列D.PROM的与门阵列56．下列中规模通用集成电路中，（）属于组合逻辑电路A.4位计数器T4193B.4位并行加法器T693C.4位寄存器T1194D.4位数据选择器T58057．数字系统中，采用（）可以将减法运算转化为加法运算A.原码B.补码C.Gray码D.反码58．十进制数555的余3码为（）A.101101101B.010101010101C.100010001000D.01010101100059．下列逻辑门中，（）不属于通用逻辑门A.与非门B.或非门C.或门D.与或非门60．n个变量构成的最小项mi和最大项Mi之间，满足关系（）A.iiMmB.iiMmC.1iiMmD.1iiMm参考答案如下：1-5ABCDB6-10CCCBC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-35（BC）C（AC）DA36-40（CD）（AD）BCC41-45ABBD（CD）46-50C（ABCD）BDB51-55CCCAD56-60（BD）（BD）CC（BC）二、填空题1.(496)的8421码为010010010110。2.补码只有(一)种零的表示形式。3.逻辑变量反映逻辑状态的变化，逻辑变量仅能取值(“0”或“1”)。4.如果A，B中只要有一个为1，则F为l；仅当A，B均为0时，F才为0。该逻辑关系可用式子(F=A+B)表示。5.在非逻辑中，若A为０，则F为1；反之，(若A为l，则F为0)。6.基本的逻辑关系有(与、或、非)三种。7.逻辑表达式是由(逻辑变量和“或”、“与”、“非”3种运算符)所构成的式子。8.逻辑函数表达式有(“积之和”表达式与“和之积”表达式)两种基本形式。9.假如一个函数完全由最小项所组成，那么这种函数表达式称为(标准“积之和”)表达式。10.3个变量最多可以组成(8)个最小项。11.n个变量的所有最大项的(“积”)恒等于0。12.在同一逻辑问题中，下标相同的最小项和最大项之间存在(互补)关系。13.求一个函数表达式的标准形式有两种方法，(一种是代数转换法，另一种是真值表转换法)。14.最简逻辑电路的标准是:(门数最少；门的输入端数最少；门的级数最少)。15.逻辑函数化简的三种方法，即(代数化简法、卡诺图化简法和列表化简法)。16.(N)个变量的卡诺图是一种由2的n次方个方格构成的图形。17.一个逻辑函数可由图形中若干方格构成的区域来表示，并且这些方格与包含在函数中的各个(最小项)相对应。18.一只四输入端或非门，使其输出为1的输入变量取值组合有(1)种。19.逻辑函数化简的目的是(简化电路的结构，使系统的成本下降。)。20.常见的化简方法有(代数法、卡诺图法和列表法)三种。21.F=A+BC的最小项为(m3,m4,m5,m6,m7)。22.代数化简法是运用(逻辑代数的公理和基本定理)对逻辑函数表达式进行化简。23.所谓逻辑上相邻的最小项是指这样两个乘积项，如果它们都包含(有n个变量，且这n个变量中仅有一个变量是不同的)，则称这两个乘积项是相邻的。24.化简多输出函数的关键是(通过反复试探和比较充分利用各个输出函数间的公共项)。25.(代数化简法)和卡诺图化简法都可用来化简多输出函数。26.对于两输入的或非门而言，只有当为(A、B同时为0时)时输出为１。27.组合逻辑电路在任意时刻的稳定输出信号取决于（此时的输入）。28.全加器是一种实现（计算一位二进制数和的电路）功能的逻辑电路。29.半加器是指两个(同位二进制数)相加。30.组合逻辑电路由(门)电路组成。31.组合逻辑电路的设计过程与(分析)过程相反。32.根据电路输出端是一个还是多个，通常将组合逻辑电路分为(单输出和多输出)两类。33.设计多输出组合逻辑电路，只有充分考虑(各函数共享)，才能使电路达到最简。34.组合逻辑电路中输出与输入之间的关系可以由(真值表、卡诺图、逻辑表达式等)来描述。35.我们一般将竞争分为：(临界竞争和非临界竞争)两种。36.函数有（与或式或与式）两种标准表达式。37.使CBACBAF,,为1的输入组合有（7）个。38.时序逻辑电路按其工