嵌入式系统及应用――第3章 基于ARM的嵌入式系统外网硬件设计

1电子与信息工程系第三章基于ARM的嵌入式系统外围硬件设计2电子与信息工程系核心内容•嵌入式处理器系统硬件设计•嵌入式存储器系统设计•外围通讯接口设计3电子与信息工程系3.1嵌入式处理器系统硬件设计•芯片选型原则•电源模块设计•时钟模块设计•复位电路设计4电子与信息工程系一、芯片选型原则①ARM微处理器内核的选择②系统的工作频率③芯片内存储器的容量④片内外围电路的选择5电子与信息工程系二、电源模块设计S3C2410X的电源引脚主要有：VDDalive引脚给处理器复位模块和端口寄存器提供1.8V电压；VDDi和VDDiarm为处理器内核提供1.8V电压；VDDi_MPLL为MPLL提供1.8V模拟电源和数字电源；VDDi_UPLL为UPLL提供1.8V模拟电源和数字电源；VDDOP和VDDMOP分别为处理器端口和处理器存储器端口提供3.3V电压；VDDA_ADC为处理器内的ADC系统提供3.3V电压；VDDRTC为时钟电路提供1.8V电压，该电压在系统掉电后仍需维持。6电子与信息工程系7电子与信息工程系三、时钟模块设计①时钟管理模块时钟管理模块为各个外围模块提供时钟，在不使用某个单元时关闭其时钟以降低功耗。主时钟来源可以使用外部的晶振或外部时钟。时钟发生器有一个振荡器（振荡放大）连接到外部的晶体上。ARM微处理器内核中有一个可控频率的时钟源PLL把低频振荡器的输出作为自己的输入，产生所需的高频信号。时钟发生模块有一个逻辑电路，用来在复位后或各种模式下产生稳定的时钟频率。其他的时钟均来自核内部的PLL。8电子与信息工程系②晶振电路设计S3C2410X的时钟模式OM3OM2S10-5S10-4S10-1时钟模式00ONONONMPLL:晶振UPLL:晶振01ONOFFOFFMPLL:晶振UPLL:时钟10OFFONOFFMPLL:时钟UPLL:晶振11OFFOFFOFFMPLL:时钟UPLL:时钟9电子与信息工程系外部晶振电路10电子与信息工程系四、复位电路设计硬件复位（RESET引脚）Watchdog软件复位11电子与信息工程系系统复位电路12电子与信息工程系3.2嵌入式存储器系统设计•Flash接口电路设计•SDRAM接口电路设计13电子与信息工程系存储器的分类在复杂的嵌入式系统中，存储器系统的组织结构按作用可以划分为4级：寄存器、cache、主存储器和辅助存储器，如下图所示。当然，对于简单的嵌入式系统来说，没有必要把存储器系统设计成4级，最简单的只需寄存器和主存储器即可。辅助存储器主存储器cache寄存器14电子与信息工程系存储器根据其存取方式分成两类：随机存储器（RAM）和只读存储器（ROM）。RAM是易失性存储器，ROM是非易失性存储器。随机存储器又分为两大类：·静态随机存储器（SRAM）·动态随机存储器（DRAM）15电子与信息工程系•只读存储器（ROM）通常又分成EPROM、EEPROM和闪存（Flash）。目前，闪存作为只读存储器在嵌入式系统中被大量采用，闪存使用标准电压既可擦写和编程，因此，闪存在标准电压的系统内就可进行编程写入。•NOR和NAND是现在市场上两种主要的非易失闪存技术。16电子与信息工程系NANDFlash和NORFlash比较•1988年，Intel首先开发出NORFlash技术；•1989年，东芝公司发表了NANDFlash结构的存储器。NANDFlash和NORFlash比较，有以下特点：NORFlash的读取速度比NANDFlash稍快一些，NANDFlash的擦除和写入速度比NORFlash快很多。Flash芯片在写入操作时，需要先进行擦除操作。NANDFlash的擦除单元更小,因此相应的擦除电路更少。17电子与信息工程系接口方面它们也有差别，NORFlash带有SRAM接口,有足够的地址引脚来寻址,可以很容易地存取其内部的每一个字节，可以像其他SRAM存储器那样与微处理器连接；NANDFlash器件使用复杂的I/O口来串行地存取数据,各个产品或厂商的方法还各不相同，因此，与微处理器的接口复杂。NANDFlash读和写操作采用512字节的块,这一点类似硬盘管理操作,很自然地,基于NANDFlash的存储器就可以取代硬盘或其他块设备。18电子与信息工程系存储系统地址分配方法微处理器与随机存储器接口的信号线一般有：•片选信号线CE用于选中该芯片。若CE=0时，该芯片的数据引脚被启用；若CE=1时，该芯片的数据引脚被禁止，对外呈高阻状态。•读/写控制信号线控制芯片数据引脚的传送方向。若是读有效，则数据引脚的方向是向外的，CPU从其存储单元读出数据；若是写有效，则数据引脚的方向是向内的，CPU向其存储单元写入数据。•地址线用于指明读/写单元的地址。地址线是多根，应与芯片内部的存储容量相匹配。•数据线双向信号线，用于数据交换。数据线上的数据传送方向由读/写控制信号线控制。19电子与信息工程系一个典型的微处理器与SRAM存储器接口电路如图所示CPUSRAMCE(片选）读/写地址数据20电子与信息工程系动态随机存储器的接口DRAM中的存储单元内容在通电状态下随着时间的推移会丢失，因而，其存储单元需要定期的刷新。CPU与其接口的信号线除了有与SRAM相同的信号线外，还有RAS（行地址选择）信号线和CAS（列地址选择）信号线。需要这些信号的原因是可以减少芯片地址引脚数（这样只需要一半地址引脚），并且方便刷新操作。21电子与信息工程系S3C2410的存储系统•S3C2410芯片采用的是ARM920T核，地址空间总共为4GB，其中，1GB地址空间用于支持外部存储器的连接，另外的空间有一小部分用于I/O端口或部件的寻址，其他的地址空间没有用到。•S3C2410芯片外部可寻址的存储空间是1GB，被分成8个存储块，每块128MB。22电子与信息工程系S3C2410存储空间分配图23电子与信息工程系S3C2410存储空间说明0号存储块可以外接SRAM类型的存储器或者具有SRAM接口特性的ROM存储器（如NORFlash），其数据总线宽度应设定为16位或32位中的一种。当0号存储块作为ROM区，完成引导装入工作时（从0x00000000启动），0号存储块的总线宽度应在第一次访问ROM前根据OM1、OM0在复位时的逻辑组合来确定24电子与信息工程系OM1、OM0逻辑组合的作用OM1OM0引导ROM数据的宽度00NANDFlash模式0116位1032位11测试模式25电子与信息工程系•1号存储块到5号存储块也可以外接SRAM类型的存储器或者具有SRAM接口特性的ROM存储器（如NORFlash），其数据总线宽度应设定为8位、16位或32位。•6号存储块、7号存储块可以外接SDRAM类型的存储器，它们的块容量可改变，且7号存储块的起始地址也可改变。26电子与信息工程系NORFlash接口电路设计SST39LV160是一款常见的NORFlash存储器:•单片存储容量为16M位•工作电压为2.7V~3.6V•采用TSOP-48或TFBGA-48封装•16位数据宽度•仅需3.3V电压即可完成在系统的编程与擦除操作。27电子与信息工程系引脚类型描述A[19:0]I地址总线。在字节模式下，DQ[15]/A[-1]用作21位字节地址的最低位。DQ[15]/A[-1]I/O数据总线。在读写操作时提供8位或16位的数据宽度。在字节模式下，DQ[15]/A[-1]用作21位字节地址的最低位，而DQ[14:8]处于高阻状态。DQ[14:0]三态BYTE#I模式选择。低电平选择字节模式，高电平选择字模式CE#I片选信号，低电平有效。在对SST39LV160进行读写操作时，该引脚必须为低电平，当为高电平时，芯片处于高阻旁路状态OE#I输出使能，低电平有效。在读操作时有效，写操作时无效。WE#I写使能，低电平有效。在对SST39LV160进行编程和擦除操作时，控制相应的写命令。RESET#I硬件复位，低电平有效。对SST39LV160进行硬件复位。当复位时，SST39LV160立即终止正在进行的操作。RY/BY#O就绪/忙状态指示。用于指示写或擦除操作是否完成。当SST39LV160正在进行编程或擦除操作时，该引脚位低电平，操作完成时为高电平，此时可读取内部的数据。VCC--3.3V电源VSS--接地28电子与信息工程系29电子与信息工程系NANDFlash接口电路设计以K9F1208为例:•存储容量为64M字节•数据总线宽度为8位•工作电压为2.7V~3.6V•采用TSOP48封装•仅需要3.3V电压便可完成在系统的编程与擦除操作30电子与信息工程系引脚描述I/O[7：0]数据输入输出、控制命令和地址的输入CLE命令锁存信号ALE地址锁存信号CE#芯片使能信号RE#读有效信号WE#写有效信号WP#写保护信号R/nB就绪/忙标志信号VCC2.7V~3.3V电源VSS接地31电子与信息工程系32电子与信息工程系SDRAM接口电路设计•存储容量为4组×16M位（8M字节）•工作电压为3.3V•常见封装为54脚TSOP•兼容LVTTL接口•支持自动刷新和自刷新•16位数据宽度以HY57V641620为例33电子与信息工程系引脚名称描述CLK时钟芯片时钟输入。CKE时钟使能片内时钟信号控制。/CS片选禁止或使能除CLK、CKE和DQM外的所有输入信号。BA0，BA1组地址选择用于片内4个组的选择。A12～A0地址总线行地址：A12～A0，列地址：A8～A0。/RAS行地址锁存时钟沿和/RAS有效时锁存行地址，允许行的访问和改写/CAS列地址锁存时钟沿和/CAS有效时锁存列地址，允许列的访问/WE写使能使能写信号和允许列改写，/WE和/CAS有效时开始锁存数据LDQ，UDQM数据I/O屏蔽在读模式下控制输出缓冲；在写模式下屏蔽输入数据DQ15～DQ0数据总线数据输入输出引脚VDD/VSS电源/地内部电路及输入缓冲电源/地VDDQ/VSSQ电源/地输出缓冲电源/地NC未连接未连接34电子与信息工程系35电子与信息工程系3.3UART串行接口RS232-C标准通常采用的接口是9芯D型插头，以常用的9芯D型插头为例36电子与信息工程系引脚名称功能描述1DCD数据载波检测2RXD数据接收3TXD数据发送4DTR数据终端准备好5GND地6DSR数据设备准备好7RTS请求发送8CTS清除发送9RI振铃指示37电子与信息工程系RS-232C接口电路38电子与信息工程系3.4JTAG电路以及调试方式JTAG引脚定义：TCK——测试时钟输入；TDI——测试数据输入，数据通过TDI输入JTAG口；TDO——测试数据输出，数据通过TDO从JTAG口输出；TMS——测试模式选择，TMS用来设置JTAG口处于某种特定的测试模式；可选引脚TRST——测试复位，输入引脚，低电平有效。39电子与信息工程系14针JTAG接口引脚40电子与信息工程系引脚名称描述1、13VCC接电源2、4、6、8、10、14GND接地3nTRST测试系统复位信号5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11TDO测试数据串行输出12NC未连接41电子与信息工程系20针JTAG接口引脚42电子与信息工程系引脚名称描述1VTref目标板参考电压，接电源2VCC接电源3nTRST测试系统复位信号4、6、8、10、12、14、16、18、20GND接地5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11RTCK测试时钟返回信号13TDO测试数据串行输出15nRESET目标系统复位信号17、19NC未连接43电子与信息工程系JTAG接口电路44电子与信息工程系定时控制部件定时器或计数器的逻辑电路本质上是相同的，它们之间的区别主要在用途上。它们都是主要由带有保存当前值的寄存器和当前寄存器值加1或减1逻辑组成。在应用时，定时器的计数信号是由内部的、周期性的时钟信号承担，以便产生具有固定时间间隔的脉冲信号，实现定时的功能。而计数器的计数信号是由非