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1第5章处理器总线时序和系统总线教学重点8086的两种组态最大组态下的引脚信号和总线形成指令周期、总线周期、T状态最大组态下的总线时序总线25.1.18088的两种组态两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统8088本身提供所有的系统总线信号最大组态模式P149图5-1构成较大规模的应用系统,例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号38088的两种组态模式(续)两种组态通过MN/MX引脚信号进行选择引脚MN/MX——接高电平为最小组态模式引脚MN/MX——接低电平为最大组态模式两种组态下的内部操作并没有区别,引脚24---31有不同的名称和意义。IBMPC/XT机采用最大组态模式48086的总线(外部特性)外部特性表现在其引脚信号上,学习时请特别关注以下几个方面:引脚功能——指引脚信号的定义、作用;通常采用英文单词或其缩写表示信号流向——指信号是从芯片向外输出,还是从外部输入芯片,抑或是双向的有效电平——指起作用的有效信号电平:高/低电平;上升/下降边沿有效三态能力——输出正常的低电平、高电平外,还可以输出高阻的第三态5引脚信号:地址线、数据线、控制线、其他数据和地址线读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚6最大组态的引脚定义8088的数据/地址等引脚在最大组态与最小组态时相同,有些控制信号不相同(24---31引脚),主要是用于输出操作编码信号,由总线控制器8288译码产生系统控制信号:S2、S1、S0——3个状态信号,P150表5-1RQ/GT0、RQ/GT1——2个总线请求/同意信号LOCK——总线封锁信号QS1、QS0——指令队列状态信号,P151表5-2BHE/S7(输出)--为低,表明高8位数据线上数据有效。75.1.28086的引脚12345678910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7(HIGH)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET808681.数据和地址引脚AD15~AD0(Address/Data)地址/数据分时复用引脚,双向、三态在访问存储器或外设的总线操作周期中,这些引脚在第1个时钟周期输出存储器或I/O端口的低15位地址A15~A0其他时间用于传送16位数据D15~D091.数据和地址引脚(续1)A19/S6~A16/S3(Address/Status)地址/状态分时复用引脚,输出、三态这些引脚在访问存储器的第1个时钟周期输出高4位地址A19~A16在访问外设的第1个时钟周期全部输出低电平(访问外设时不使用)其他时间输出状态信号S6~S3,P152102.读控制引脚RD(Read)读控制,输出、三态、低电平有效有效时,表示CPU正在从存储器或I/O端口读入数据112.读控制引脚(续1)READY存储器或I/O口就绪,输入、高电平有效在总线操作周期中,8088CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效,CPU直接进入第4个时钟周期如果测到无效,CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号,有效则进入第4个时钟周期,否则继续插入等待周期Tw。123.中断请求引脚INTR(InterruptRequest)可屏蔽中断请求,输入、高电平有效有效时,表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低,并可通过关中断指令CLI清除标志寄存器中的IF标志、从而禁止CPU响应中断133.中断请求引脚(续1)NMI(Non-MaskableInterrupt)不可屏蔽中断请求,输入、上升沿有效有效时,表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR,并且不能在CPU内被屏蔽当系统发生紧急情况时,可通过他向CPU申请不可屏蔽中断服务144.其它引脚RESET复位请求,输入、高电平有效该信号有效,将使CPU回到其初始状态;当他再度返回无效时,CPU将重新开始工作8086复位后CS=FFFFH、IP=0000H,所以程序入口在物理地址FFFF0HTEST(输入)由WAIT指令来检查,为低时,继续执行程序,否则处理器等待进入空转状态。154.其它引脚(续1)CLK(Clock)时钟输入系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为8MHzIBMPC/XT机的8088采用了4.77MHz的时钟,其周期约为210ns164.其它引脚(续2)Vcc电源,向CPU提供+5V电源GND地,向CPU提供参考地电平17最小组态的总线形成AD7~AD0AD15~AD8A19/S6~A16/S3+5V8086ALE8282STB系统总线信号A19~A16A15~A8A7~A0D15~D0M/IORDWR8282STB8282STB8286TOEMN/MXM/IORDWRDT/RDEN-OE-OE-OE828618最小组态的总线形成20位地址总线——采用3个三态透明锁存器8282进行锁存和驱动16位数据总线——采用数据收发器8286进行驱动系统控制信号——由8086引脚直接提供19读写控制引脚ALE(AddressLatchEnable)地址锁存允许,输出、三态、高电平有效ALE引脚高有效时,表示复用引脚:AD15~AD0和A19/S6~A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂,所以系统可以利用ALE信号将地址信息锁存起来20读写控制引脚M/IO(InputandOutput/Memory)I/O或存储器访问,输出、三态该引脚输出低电平时,表示CPU将访问I/O端口,这时地址总线A15~A0提供16位I/O口地址该引脚输出高电平时,表示CPU将访问存储器,这时地址总线A19~A0提供20位存储器地址WR(Write)写控制,输出、三态、低电平有效有效时,表示CPU正在写出数据给存储器或I/O端口21读写控制引脚M/IO、WR和RD是最基本的控制信号3者组合后,可产生4种基本的总线操作(周期)总线周期M/IOWRRD存储器读高高低存储器写高低高I/O读低高低I/O写低低高22中断响应引脚INTA(InterruptAcknowledge)可屏蔽中断响应,输出、低电平有效有效时,表示来自INTR引脚的中断请求已被CPU响应,CPU进入中断响应周期中断响应周期是连续的两个,每个都发出有效响应信号,以便通知外设,他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线23读写控制引脚DEN(DataEnable)数据允许,输出、三态、低电平有效有效时,表示当前数据总线上正在传送数据,可利用他来控制对数据总线的驱动DT/R(DataTransmit/Receive)数据发送/接收,输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出(发送)低电平时数据输入CPU(接收)24总线请求和响应引脚HOLD总线保持(即总线请求),输入、高电平有效有效时,表示总线请求设备向CPU申请占有总线该信号从有效回到无效时,表示总线请求设备对总线的使用已经结束,通知CPU收回对总线的控制权25总线请求和响应引脚(续1)HLDA(HOLDAcknowledge)总线保持响应(即总线响应),输出、高电平有效有效时,表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻,使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效,总线响应信号HLDA也转为无效,CPU重新获得总线控制权26“引脚”小结CPU引脚是系统总线的基本信号,可以分成以下类:16位数据线:D0~D1520位地址线:A0~A19控制线:分最大模式、最小模式RD、READY、ALE、M/IO、WR、INTR、NMI,TEST、INTA、HOLD、HLDA、DT/R、DENRESET、CLK、电源线:Vcc、GND27“引脚”问题问题1:CPU引脚是如何与外部连接的呢?解答:总线形成问题2:CPU引脚是如何相互配合,实现总线操作、控制系统工作的呢?解答:总线时序285.28086处理器时序5.2.1时序的基本概念指令周期:执行1条指令所需要的时间。总线周期:CPU从存储器或输入输出端口存取1个字节(或字)就是1个总线周期。T状态:时钟周期,CPU处理动作的最小单位。一个总线周期通常有4个T状态,一个指令周期由若干个总线周期组成。基本的总线周期:存储器读、写;输入输出端口的读、写;中断响应。
本文标题:微机原理与接口技术第05章1(外部特性)
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