EDA技术实验指导书

EDA技术实验指导书李兴富刘政桂林航专电子工程系2008年7月第1版2008年7月第1次印刷目录实验一MAX＋PLUSII的使用.................................................................................................1实验二组合电路设计..............................................................................................................4实验三VHDL的并行语句.......................................................................................................6实验四计数器及时序电路设计................................................................................................9实验五交通灯控制器的设计.................................................................................................12实验六七段译码器的设计.....................................................................................................16实验七数字系统的层次化设计..............................................................................................19附实验报告格式示例............................................................................................................231实验一MAX＋plusII的使用一、实验目的了解MAX＋plusII的功能及使用方法，掌握CPLD/FPGA的开发步骤。二、实验要求利用图形输入法设计一个3－8译码器，并完成编译、仿真、编程下载、硬件测试等过程。三、实验原理与方案MAX＋plusII是完全集成化的可编程逻辑设计环境，可以完成设计输入、编译、仿真、编程下载等一系列过程。在MAX＋plusII中可采用原理图输入法进行设计，即先为工程建立一个文件夹，然后在原理图输入窗口调入所用元件，连线后得到正确的设计原理图，然后再进行编译、排错、仿真、下载等操作。在建立文件夹时注意名字不能使用中文，且不可含有空格。在调用元件时要用到三个元件库，位于\maxplus2\max2lib路径下。其中prim库为基本逻辑元件库，包含基本门电路、输入输出符号等；mf为宏功能元件库，主要包含74系列门电路等；mega_lpm为参数可变的兆功能元件库，含有计数器等逻辑部件。在编译时要先将设计文件设置成“工程”(setprojecttocurrentfile)，还要选择目标器件，本实验中使用的器件为ACEX系列的ACEX-EP1K10TC100-3。MAX＋plusII的编译器（compiler）包含了一般EDA流程中的多个功能部分，编译器窗口中各功能模块的含义如下：compilernetlistextractor：是编译器网表文件提取器，能将输入的原理图文件或HDL文件转换成网表文件，并检查其中可能的错误。该模块还负责连接顶层设计中的多层次设计文件，另外还包含一个内置的、用于接受外部标准网表文件的阅读器。Databasebuilder：是基本编译文件建立器，能将含有任何设计层次的设计网表文件转换成一个单一层次的网表文件，以便进行逻辑综合。Logicsynthesizer：是逻辑综合器，对设计项目进行逻辑化简、逻辑优化和检查逻辑错误。综合后输出的网表文件表达了设计项目中底层逻辑元件最基本的连接方式和逻辑关系。逻辑综合器的工作方式和优化方案可以通过一些选项来实现，具体方法请查阅相关书籍。Partitioner：是逻辑分割器，如果选定的目标器件资源太小，容纳不下设计项目，该分割器则自动将设计项目进行分割，使得它们能够在多个器件中实现。Fitter：是适配器，或者说是结构综合器或布局布线器，它将逻辑综合所得的网表文件，即底层逻辑元件的基本连接关系，在选定的目标器件中具体实现。对于布局布线器的策略和优化方式也可以通过设置一些选项来改变和实现。Timingsnfextractor：是时序仿真网表文件提取器，该功能块从适配器输出的文件中提取时序仿真网表文件，以对设计项目进行仿真测试用。对于大的设计项目，一2般先进行功能仿真，方法是在compiler窗口下选择processing项中的functionsnfextractor选项。仿真网表文件（snf）是仿真时的必需文件，除此以外在仿真前还要设计一个仿真通道文件（scf），用以确定要观察的输入输出信号。设计仿真通道文件要在file菜单的new选项中选择waveformeditorfile。Assembler：是装配器，能将适配器输出的文件，根据不同的目标器件、不同的配置ROM产生多种格式的编程/配置文件，如用于CPLD或配置ROM用的POF编程文件，用于对FPGA直接配置的SOF文件，用于单片机对FPGA配置的Hex文件等。编译通过的设计项目是否能完成预期的逻辑功能，可以通过仿真来验证，主要步骤如下：（1）建立仿真通道文件（SCF）。（2）输入信号节点。（3）设置仿真参数。一般首先选择菜单option\snaptogrid取消前面的“√”，以便能任意设置输入电平或设置输入时钟信号的周期。（4）设定仿真时间。（5）设置输入信号波形。（6）保存波形文件。（7）运行仿真器。选择主菜单MAX＋plusII\simulator，单击start按钮。（8）观察波形。（9）延时精确测量。若要精确测量电路的输入与输出的延时，可选择主菜单MAX＋plusII\timinganalyzer。在仿真通过后，可以对器件进行编程和硬件测试。在编程前要完成目标芯片的引脚锁定，并重新编译。引脚锁定的方法是选择菜单assign\pin\location/chip。编程时要用下载电缆线把计算机并行口（打印口）与目标板（实验板）连接起来，选择主菜单MAX＋plusII\programmer，再选择菜单options\hardwaresetup，选择byteblaster(mv)编程方式。在编程器窗口中单击configure按钮，如果没有故障会出现配置完成的信息提示，表明编程（配置）完毕，之后就可以进行硬件测试了。本实验的电路方案可参考下图：四、实验内容、步骤与结果31、建立文件夹：E:\2005045101XX。2、启动MAX＋plusII，打开图形编辑器输入设计并存盘。3、项目编译1）将设计文件设成项目。2）选择目标器件：ACEX-EP1K10TC100-3。3）参数设置：取默认值。4）编译。4、时序仿真1)建立波形文件：*.SCF。2)参数设置。3)打开仿真窗口并”START”。4)查看仿真结果请记录仿真波形，并添加到实验报告中。5、器件编程1）连好电缆，锁定引脚并重新编译。2）打开“PROGRAMER”窗口。3）选择编程/配置目标文件（*.POF/SOF）。4）点击“PROGRAM”或”CONFIGURE”。6、硬件测试。请说明测试方法并记录测试结果，在实验报告中写出。五、实验结果分析与结论1、MAX＋plusII的基本功能和一般操作步骤。2、原理图文件的建立方法。3、仿真的方法。4、其它。4实验二组合电路设计一、实验目的了解VHDL程序的一般结构及组合电路的设计方法。二、实验要求利用VHDL设计一个3－8译码器，并完成设计输入、编译、仿真、硬件测试等过程。三、实验原理与方案VHDL程序通常包含库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture）、配置（Configuration）5个组成部分，其中实体和结构体是VHDL程序不可缺少的最基本的2个组成部分。在MAX＋plusII环境下，VHDL程序可以通过文本编辑器（TextEditor）编辑，方法是打开MAX＋plusII，选择菜单file\new，选中texteditorfile选项，进入文本编辑器界面，在其中进行录入编辑等。编辑完毕后要保存文件，保存文件时要注意存放路径必须是事先建立好的用于存放工程（Project）的文件夹，VHDL程序的文件名必须与实体名相同，扩展名必须为.vhd，例如decode38.vhd。对采用VHDL描述的电路设计除了设计输入方式与原理图描述不同外，其余的设计步骤均相同。组合电路的特点是电路任一时刻的输出仅与当时的输入有关，而与以前的状态无关，或者说只要输入变化，输出就变化。组合电路的设计只需注意如果采用条件语句，一定要采用完整的条件语句，如下面的参考程序中的IF_THEN_ELSE程序结构。对于本实验，下面的程序可供参考：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecode38ISPORT(g1,g2a,g2b:INSTD_LOGIC;a,b,c:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecode38;ARCHITECTUREbehaveOFdecode38ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGINindata=c&b&a;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1=’1’andg2a=’0’ANDg2b=’0’)THENCASEindataISWHEN“000”=y=”11111110”;5WHEN“001”=y=”11111101”;WHEN“010”=y=”11111011”;WHEN“011”=y=”11110111”;WHEN“100”=y=”11101111”;WHEN“101”=y=”11011111”;WHEN“110”=y=”10111111”;WHEN“111”=y=”01111111”;WHENothers=y=”XXXXXXXX”;ENDCASE;ELSEy=”11111111”;ENDIF;ENDPROCESS;ENDbehave;四、实验内容、步骤与结果1、建立文件夹：E:\2005045101XX。2、启动MAX＋plusII，打开文本编辑器输入设计并存盘。3、项目编译1）将设计文件设成项目。2）选择目标器件：ACEX-EP1K10TC100-3。3）参数设置：取默认值。4）编译。4、时序仿真1）建立波形文件：*.SCF。2）参数设置。3）打开仿真窗口并”START”。4）查看仿真结果请记录仿真波形，并添加到实验报告中。5、器件编程1）连好电缆，锁定引脚并重新编译。2）打开“PROGRAMER”窗口。3)选择编程/配置目标文件（*.POF/SOF）。4）点击“PROGRAM”或”CONFIGURE”。6、硬件测试请说明测试方法并记录测试结果，在实验报告中写出。五、实验结果分析与实验结论1、根据仿真及硬件测试结果说明是否达到了设计要求。2、VHDL程序的基本结构。3、组合电路的设计方法。4、其它。6实验三VHDL的并行语句一、实验目的掌握VHDL中并行语句的特点、功能和使用方法；进一步熟悉MAXPLUSII的使用方法。二、实验要求用选择信号赋值语句或条件信号赋值语句设计一个2线－4线译码器，并完成