第五章 触发器、简单计数器和寄存器

1第五章触发器、简单计数器和寄存器计算机学院余波Content时序电路模型1触发器2计数器3寄存器43时序电路的一般模型特点：1)电路由组合电路和存储电路组成；2)电路存在反馈。关键：存储元件数据随时间自由变化4•输出方程——表达输出信号与输入信号、状态变量的关系式O＝f1(I，S)•激励方程——表达了激励信号与输入信号、状态变量的关系式E＝f2(I，S)•状态方程——表达存储电路从现态到次态的转换关系式Sn+1＝f3(E，Sn)5•时序电路按触发脉冲输入方式的不同分为同步时序电路各触发器状态的变化受同一个时钟脉冲控制，它们的状态在同一时刻更新。异步时序电路各触发器状态的变化不受同一个时钟脉冲控制，电路的状态更新不是同时发生的。6时钟信号是时序逻辑里决定逻辑单元中的状态何时更新的；现态：时钟脉冲激励到达之前的输出值；次态：时钟脉冲激励到达时的输出值，时钟脉冲激励到达后，次态变为现态。波形图7ExcitationVariablesMemoryMStateVariablesCLK(E)CombinationalTransform(f)INPUT(t)（S）CombinationalLogic（g）OUTPUT(O)时序电路模型8组合逻辑通用时序模型9时序延迟模型E=f(I)St+1=f(St,E)O=g(St)10简单时序计数器模型E=f(St)St+1=f(St,E)O=g(St)11ExcitationVariablesMemoryMStateVariablesCLK(E)CombinationalTransform(f)INPUT(t)（S）CombinationalLogic（g）OUTPUT(O)ExcitationVariablesMemoryMStateVariablesCLK(E)CombinationalTransform(f)INPUT(t)（S）CombinationalLogic（g）OUTPUT(O)Moore机时序电路模型Mealy机时序电路模型E=f(I,St)St+1=f(St,E)O=g(St)E=f(I,St)St+1=f(St,E)O=g(I,St)区别：输出如何产生Content时序电路模型1触发器2计数器3寄存器413•触发器触发器是构成时序逻辑电路的基本逻辑部件。两个稳定的状态：0状态和1状态；在不同的输入情况下，可以被置成0状态或1状态；功能:当输入信号消失后，所置成的状态能够保持不变。•分类按功能分RS触发器D触发器JK触发器T触发器按结构分基本RS触发器同步触发器主从触发器边沿触发器14•基本RS触发器SRQQ’“与非”配置的R-S触发器现态：R、S信号作用前Q端的状态；次态：R、S信号作用后Q端的状态。逻辑符号SRQQ’逻辑符号“或非”配置的R-S触发器15若初态Qn=001100&QQS’G1G2&R’&QQS’G1G2&R’R=0、S=0状态不确定00若初态Qn=1111无论初态Qn为0或1，触发器的次态、都为1。nQnQnQnQ≠16无论初态为0或1，锁存器的次态为1。信号消失后新的状态将被记忆下来。0R’&QQ&S’G1G201若初态Qn=111若初态Qn=0R’&QQ&S’G1G201010R=1、S=017无论初态为0或1，锁存器的次态为0态。信号消失后新的状态将被记忆下来。1R’&QQ&S’G1G210若初态Qn=110若初态Qn=0R’&QQ&S’G1G2100101R=0、S=118&QQS’G1G2&R’若初态Qn=010011&QQS’G1G2&R’若初态Qn=111101R=1、S=1状态不变19S’R’QQ’SDRDQ100置0011置111不变保持00不确定功能20真值表Qn+1=S+R’QnS’+R’=1(约束条件)S’R’QnQn+1000×001×010101111000101011001111dd1100100010R’QnS’01111021--SR:“set-reset”,有两个稳态，能够存储一位二进制值；其中，S=R=1时无定义.22真值表Qn+1=S+R’QnSR=0(约束条件)SRQnQn+1000000110100011010011011110×111×010011××0010RQnS01111023S’QQ’R’R’S’24•练习：电路如图所示，设初态Q=0，当将输入控制信号SD(SD)，RD(RD)时，画出输出端Q1,Q2的波形。QQ’QQ’QQ’25•带时钟信号的RS触发器（同步RS触发器）在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP表示。26Qn+1=S+R’QnSR=0基本RS触发器控制电路27holdholdCPRSQQ’28•例：已知由与非门构成的同步RS触发器的时钟信号和输入信号如图所示，试画出Q和Q端的波形，设触发器的初态为Q=0。cpttR0tS029cpttR0tS0QQ’30•同步D触发器将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：DQDDQRSQnnn1（CP=1期间有效）消除了RS触发器中R=S=0的不稳定状态。31CPDQ32•同步JK触发器将S=JQn、R=KQn代入同步RS触发器的特性方程，得到同步JK触发器的特性方程：nnnnnnnQKQJQKQQJQRSQ1（CP=1期间有效）3300001101101110010110010000111110JKQnQn+1FunctionToggleToggleResetResetSetSetHoldHold34CPJKQQ’35•同步触发器的空翻同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。电平触发方式解决：每个CP周期里输出端的状态只能改变一次.=主从触发边沿触发36•主从RS触发器•主从触发器的工作分两步走在CP上升沿开始的高电平期间，主触发器改变状态；在CP下降沿到来时，从触发器改变状态。触发器输出在CP下降沿改变。3738•主从JK触发器3940CPJKQmQ41CPJKQmQs42•在画主从触发器的波形图时触发器的触发翻转发生在时钟脉冲的下降沿判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态43•练习：已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。61KCPJ5423Q44•带异步置0，置1的主从JK触发器45•边沿触发器触发器的次态只取决于时钟信号上升沿（或下降沿）到达时刻的输入信号的状态。例：已知边沿D触发器(正边沿翻转）的时钟信号和输入信号如图所示，试画出Q端的波形，设触发器的初态为Q=0。CP。CP0tD0tQ0t123478.。Q0t46•T触发器当T=0：CP信号到达后状态保持不变；当T=1：CP信号到达后翻转。47•T触发器CPQT48•触发器小结49•逻辑符号1DC1QQ＞DCPD触发器1JC11KQQ＞JCPKJK触发器1TC1QQ＞TCPT触发器1SC11RQQ＞SCPRRS触发器Content时序电路模型1触发器2计数器3寄存器451•计数器功能：累计输入脉冲的个数。•不仅可以用来计数、分频，还可以对系统进行定时、顺序控制等，是数字系统中应用最广泛的时序逻辑部件之一。52•异步计数器触发器的状态不是同时改变除法计数器除2计数器除4计数器除8计数器……除n计数器与模n计数器——输出个数不同异步计数器的时钟输入总是只连到最低有效位(LSB)的触发器上。53•除2计数器61CP5423QJ=1；K=1.54•除4计数器61CP5423Q1Q2001001110055•除8计数器00010001011000110101111156•Jhonson计数器——同步计数器输出频率fo与输入频率fi的关系：fi=2N*fo（N为触发器个数）57•循环移位寄存器5859•74LS393双四位二进制计数器60•通过计数器输出来控制信号生成例:假定需要用一组时序脉冲来控制某一生产过程中的三种活动E1,E2,E3，要求按以下序列出现：1)E1必须按有效-无效-有效的顺序变化；2)E2须等到E1第一次处于有效且变为无效后才能出现；3)E3在E1第二次处于有效状态并且只有当E2变为无效后才能变为有效，E3必须先于E1变为无效E1E2E261E1=f(Q3,Q2,Q1,Q0)=m(2,3,8,9,10,11)E2=f(Q3,Q2,Q1,Q0)=m(5)E3=f(Q3,Q2,Q1,Q0)=m(9)对应16个最小项6263Content时序电路模型1触发器2计数器3寄存器465•寄存器•基本功能：寄存器主要是暂存数据或代码；•寄存器由触发器组成，结构简单；•分类按结构分：串入串出/串入并出/并入串出/并入并出按功能分：简单寄存器/移位寄存器66•并行输入/并行输出寄存器所有的触发器都有独立的输入输出线67•移位寄存器在每个脉冲作用下，将存储器所存储的各位数据，向左或向右移动一位。根据移位方向的不同，可分为左移寄存器右移寄存器双向寄存器68ParallelOutput69•移位寄存器将代码“1101”移入寄存器1XXXX初态XXXXXXX11XXXXX1最高位丢弃011X1XX1最高位丢弃101111X01最高位丢弃最高位丢弃110需要4个CP的时间才可以将4位数码全部移入寄存器中。再过4个CP的时间，寄存器中的4位代码将从串行输出端SO依次送出。