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下一节第二章Altera公司可编程逻辑器件2.1Altera器件的命名EPF10K100EBC356–1X器件系列可选后缀EP：APEX20K、APEX20KB、ACEX1K、Classic表示特殊的器件选项或发货方式EPF：FLEX10K、FLEX6000、FLEX8000C：装载架EPC：配置芯片DX：带有ClockLock和ClockBoosterEPM：MAX7000、MAX3000、MAX9000FLEX10K器件ES：工程样片器件类型F：固定编程算法H：特殊的包装发货方式，主要针对EP：20K100、20K200、20K400、20K30E、20K60E、MAX7000器件20K100E、20K160E、20K200E、20K300E、20K400E、P：在所选器件上的特殊的PCI一致性20K600E、20K1000E、20K1500E、1K10、1K30、1K50、T：器件永久地设置成Turbo（高速）模式1K100、6001、610、6101、9001、910、9101、18001、1801X：带有PLL和LVD的APEX20K、EPF：10K10、10K20、10K30、10K40、10K50、10K70、PEX20KE、FLEX10K和FLEX10KE器件10K100、10K50V、10K130V、10K10A、10K30A、10K100A、10K250A、10K30E、10K50E、10K100E、10K130E、10K200E、10K50S、10K200S、10K100B、6016、6010A、6016A、6024A、8282A、8282AV、8452A、8636A、8820A、81188A、81500A速度等级EPC：1064、1064V、1213、1441、1、2、4、8、16EPM：7032、7064、7096、7032S、7064S、7128S、7160S、引脚数目7192S、7256S、7128A、7256A、7032AE、7064AE、7128AE、7256AE、7512AE、7032B、7064B、7128B、7256B、7512B、3032A、3064A、3128A、3256A、9320、工作温度9400、9480、9560、9320A、9560AC：民用品温度（0°C～70°C）封装形式I：工业品温度（–40°C～85°C）B：Ball-GridArray（BGA）D：CeramicDualIn-linePackage（CerDIP）F：FineLineBGA（FBGA）G：CeramicPin-gridArray（PGA）L：PlasticJ-leadChipCarrier（PLCC）P：PlasticDualIn-linePackage（PDIP）Q：PlasticQuadFlatPack（PQFP）R：PowerQuadFlatPack（RQFP）S：PlasticSmall-OutlineIntegratedCircuit（SOIC）T：ThinQuadFlatPack（TQFP）U：UltraFineLineBGA（UFBGA）图2.1APEX10K、APEX20K、FLEX、ACEX1K、MAX、Classic器件和配置芯片的命名方法•图2.2APEX20KC、APEXⅡ、Mercury、Excalibur和Stratix器件的命名方法EP1M120F484C7A器件系列可选后缀EP：APEX20KC表示特殊的器件选项或发货方式EP2A：APEXA：铝处理EPXA：基于ARM的ExcaliburES：工程样片EPXM：基于MIPS的ExcaliburEP1M：MercuryEP1S：Stratix器件类型EP：20K200C,20K400C,20K600C20K1000C,20K1500C速度等级EP2A：15,25,40,70,90EPXA：1,4,10EPXM：1,4,10EP1M：120,350工作温度EP1S：10,20,25,30,40,60,80,120C：民用品温度（0°C～70°C）I：工业用品温度（–40°C～85°C）封装形式引脚数目B：Ball-GridArray（BGA）F：FineLineBGA（FBGA）图2.1和图2.2给出了Altera公司各个系列的PLD以及器件命名方法。有关器件的具体封装形式、引脚数目、速度等级、工作温度、工作电压等性能参数，请浏览Altera公司的网站（），也可与器件销售商联系。2.2Altera常用器件•2.2.1MAX7000器件•1．MAX7000性能特点•MAX7000器件与MAX9000及MAX5000器件都是基于乘积项结构的PLD，特别适用于实现高速、复杂的组合逻辑。•MAX7000器件是基于Altera公司第二代MAX结构，采用先进的CMOSEEPROM技术制造的。MAX7000器件提供多达5000个可用门和在系统可编程（ISP）功能，其引脚到引脚延时快达5ns，计数器频率高达175.4MHz。各种速度等级的MAX7000S、MAX7000A/AE/B和MAX7000E器件都遵从PCI总线标准。•MAX7000器件具有附加全局时钟，输出使能控制，连线资源和快速输入寄存器及可编程的输出电压摆率控制等增强特性。MAX7000S器件除了具备MAX7000E的增强特性之外，还具有JTAGBST边界扫描测试，ISP在系统可编程和漏极开路输出控制等特性。•MAX7000器件可100%模仿TTL，可高密度地集成SSI（小规模集成）、MSI（中规模集成）和LSI（大规模集成）等器件的逻辑。它也可以集成多种PLD，其范围从PAL、GAL、22V10一直到MACH和pLSI器件。MAX7000器件在速度，密度和I/O资源方面可与通用的掩膜式门阵列相媲美，可以用作门阵列的样片设计。MAX7000器件有多种封装类型，包括PLCC、PGA、PQFP、RQFP和TQFP等。•MAX7000器件采用CMOSEEPROM单元实现逻辑功能。这种用户可编程结构可以容纳各种各样的、独立的组合逻辑和时序逻辑功能。在开发和调试阶段，可快速而有效地反复编程MAX7000器件，并保证可编程，擦除100次以上。•MAX7000器件提供可编程的速度/功耗优化控制。在设计中，使影响速度的关键部分工作在高速、全功率状态，而其余部分工作在低速、小功耗状态。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加一个微小的延迟。MAX7000器件也提供了一个旨在减小输出缓冲器电压摆率的配置项，以降低没有速度要求的信号状态切换时的瞬态噪声。除44引脚的器件之外，所有MAX7000器件的输出驱动器均能配置在3.3V或5.0V电压下工作。MAX7000器件允许用于混合电压的系统中。•MAX7000器件由QuartusⅡ和MAX+PLUSⅡ开发系统支持。表2.1是MAX7000典型器件性能对照表。特性EPM7032EPM7032SEPM7064EPM7064SEPM7128EPM7128EEPM7192SEPM7192EEPM7256SEPM7256E器件门数1200250050007500010000典型可用门6001250250037505000宏单元3264128192256逻辑阵列块2481216I/O引脚数3668100124164表2.1MAX7000典型器件性能对照表MAX7000S/E器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块五部分。MAX7000S/E还含有四个专用输入，它们既可用作通用输入，也可作为每个宏单元和I/O引脚的高速、全局控制信号：时钟（Clock）、清除（Clear）及两个输出使能（OutputEnable）信号。MAX7000S/E器件的结构如图2.3所示。（1）逻辑阵列块（LAB）MAX7000S/E器件主要由高性能的LAB以及它们之间的连线通道组成。如图2.4所示，每16个宏单元阵列组成一个LAB，多个LAB通过可编程连线阵列（PIA）连接在一起。PIA即全局总线，由所有的专用输入、I/O引脚以及宏单元反馈给信号。每个LAB包括以下输入信号：①来自PIA的36个通用逻辑输入信号；②用于辅助寄存器功能的全局控制信号；③从I/O引脚到寄存器的直接输入信号。2．MAX7000S/E器件结构器件的宏单元可以单独地配置成时序逻辑或组合逻辑工作方式。每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等单个功能块组成。MAX7000S/E器件的宏单元结构如图2.4所示。（2）宏单元图2.3MAX7000S/E器件结构图2.4MAX7000S/E器件宏单元结构•逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到“或”门和“异或”门作为基本逻辑输入，以实现组合逻辑功能；或者把这些乘积项作为宏单元的辅助输入实现寄存器清除、预置、时钟和时钟使能等控制功能。以下两种扩展乘积项可用来补充宏单元的逻辑资源。•①共享扩展项：反馈到逻辑阵列的反向乘积项。•②并联扩展项：借自邻近的宏单元中的乘积项。•根据设计的逻辑需要，Quartus Ⅱ和MAX+PLUSⅡ能自动地优化乘积项分配。•作为触发器功能，每个宏单元寄存器可以单独编程为具有可编程时钟控制的D、T、JK或SR触发器工作方式。每个宏单元寄存器也可以被旁路掉，以实现组合逻辑工作方式。在设计输入时，设计者指明所需的触发器类型，然后由Quartus Ⅱ和MAX+PLUSⅡ为每一个触发器功能选择最有效的寄存器工作方式，以使设计资源最少。•每一个可编程寄存器的时钟可配置成三种不同方式。•①全局时钟：这种方式能实现从时钟到输出最快的性能。•②带有高电平有效的时钟使能的全局时钟：这种方式为每个寄存器提供使能信号，仍能达到全局时钟的快速时钟到输出的性能。•③乘积项时钟：在这种方式下，寄存器由来自隐埋的宏单元或I/O引脚的信号进行时钟控制。•图2.3所示的MAX7000S/E器件可有两个全局时钟信号，它们可以是专用引脚GCLK1、GCLK2，也可以是GCLK1、GCLK2反相信号。•每个寄存器还支持异步清除和异步置位功能，如图2.5所示，由乘积项选择矩阵分配乘积项来控制这些操作。虽然乘积项驱动寄存器的置位和复位信号是高电平有效，但在逻辑阵列中将这些信号反相可得到低电平有效的控制。另外，每个寄存器的复位功能可以由低电平有效的，专用的全局复位引脚GCLRn信号来驱动。图2.5MAX7000S/E器件共享扩展项•所有MAX7000E和MAX7000S器件I/O引脚都有一个到宏单元寄存器的快速通道。这个专用通道可以旁路掉PIA和组合逻辑，直接驱动具有极快输入建立时间（2.5ns）的输入D触发器。•（3）扩展乘积项•尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现，但对于更复杂的逻辑功能，需要用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元，但是MAX7000器件的结构也允许利用共享和并联扩展乘积项（扩展项），作为附加的乘积项直接输送到本LAB的任一宏单元中。利用共享和并联扩展乘积项可保证在逻辑综合时，用尽可能少的逻辑资源得到尽可能快的工作速度。•①共享扩展项•每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列中，以便于集中使用。每个共享扩展项可被所在的LAB内任意或全部宏单元使用和共享，以实现复杂的逻辑功能。采用共享扩展项后会产生一个较短的延时tSEXP。图2.5展示了共享扩展项是如何被馈送到多个宏单元的。②并联扩展项并联扩展项是宏单元中没有使用的乘积项，这些乘积项可以分配给相邻的宏单元，以实现高速的、复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中，其中五个乘积项由宏单元本身提供，另15个并联扩展项由该LAB中邻近的宏单元提供。QuartusⅡ和MAX+PLUSⅡ编译