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当前位置:首页 > 电子/通信 > 综合/其它 > 数字电子技术第四章 触发器
第四章触发器概述一、基本要求1.有两个稳定的状态(0、1),以表示存储内容;2.能够接收、保存和输出信号。二、现态和次态1.现态:触发器接收输入信号之前的状态。nQ2.次态:触发器接收输入信号之后的状态。1nQ三、分类1.按电路结构和工作特点:基本、同步、边沿。2.按逻辑功能分:RS、JK、D和T(T)。3.其他:TTL和CMOS,分立和集成。G24.1基本触发器4.1.1由与非门组成一、电路及符号QG1R&&SQQQRSRSQ=0Q=10态Q=1Q=01态G2QG1R&&SQQSQQRQ二、工作原理1RSQ=QQQ“保持”0,1RS1001Q=0Q=10态“置0”或“复位”(Reset)1,0RS0110Q=1Q=01态“置1”或“置位”(Set)0RSQ和Q均为UHR先撤消:1态S先撤消:0态信号同时撤消:状态不定(随机)00001×触发器状态不定0×1010100触发器置000101101触发器置1111110011触发器保持原状态不变说明Qn+1QnSDRD与非门组成的基本RS触发器特性表置0端RD和置1端SD低电平有效。注意基本RS触发器特性表的简化表示Qn11101010不定00Qn+1SDRD特性方程:nnQRSQ10RS110×100×Qn+1QnRDSD0100011110简化波形图QG1R&&SQ设触发器初始状态为0:SRQQSRQQ信号同时撤消,出现不确定状态信号不同时撤消,状态确定特性表Qn11101010不定00Qn+1SDRD不定11001110Qn00Qn+1SDRDQQSDRDSRQQSDRDSR逻辑符号置0、置1信号低电平有效置0、置1信号高电平有效注意弄清输入信号是低电平有效还是高电平有效。基本RS触发器的两种形式SRQQ四、基本RS触发器主要特点1.优点:结构简单,具有置0、置1、保持功能。2.问题:输入电平直接控制输出状态,使用不便,抗干扰能力差;R、S之间有约束。波形图TTL集成基本触发器74279、74LS279+VCC1R1SA1SB2R2S3R3SA3SB4R4S1Q2Q3Q4Q12356101112141547913Q1Q2Q3Q48167427974LS279R1S11S12R2S2R3S31S32R4S4––––––––––4.1.3集成基本触发器74279、74LS279同步触发器:触发器的工作状态不仅受输入端(R、S)控制,而且还受时钟脉冲(CP)的控制。CP(ClockPulse):等周期、等幅的脉冲串。基本RS触发器:S—直接置位端;R—直接复位端。(不受CP控制)同步触发器:同步RS触发器同步D触发器4.2同步触发器4.2.1同步RS触发器一、电路组成及工作原理1.电路及逻辑符号QG1R&&SQG3R&&SG2G4CP曾用符号QQRSRSCPCP国标符号QQRSRSCPC12.工作原理当CP=01RSnnQQ1保持当CP=1SSCPS1与基本RS触发器功能相同RRCPR1特性表:CPRSQnQn+1注0Qn保持10001001101010111100110111101111011100不用不用保持置1置0不许特性方程:nnQRSQ1约束条件0RSCP=1期间有效二、主要特点1.时钟电平控制CP=1期间接受输入信号;CP=0期间输出保持不变。(抗干扰能力有所增强)2.RS之间有约束CPRS解:[例]试对应输入波形画出下图中Q端波形。原态未知QQQRSRSCPC14.2.2同步D触发器一、电路组成及工作原理QG1R&&SQG3R&&SG2G4CP1DDRDS,nnQRSQ1nDQDD(CP=1期间有效)简化电路:省掉反相器。二、主要特点1.时钟电平控制,无约束问题;2.CP=1时跟随。)(1DQn下降沿到来时锁存)(1nnQQ三、集成同步D触发器1.TTL74LS375CPDQG1QG3R&&SG2G4111G5RSnnQRSQ1nDQDD+VCC74LS3751D01LE1D12D02LE2D11Q01Q01Q11Q12Q02Q02Q12Q114791215236510111413Q1Q1Q2Q2Q3Q3Q4Q4––––D1CP1、2D2D3CP3、4D4816四、同步触发器的特点同步触发器的触发方式为电平触发式同步触发器的共同缺点是存在空翻,空翻可导致电路工作失控。触发脉冲作用期间,输入信号发生多次变化时,触发器输出状态也相应发生多次变化的现象称为空翻。指时钟脉冲信号控制触发器工作的方式CP=1期间翻转的称正电平触发式;CP=0期间翻转的称负电平触发式。4.3边沿触发器功能分类、功能及表示方法一、边沿触发器功能分类定义在CP作用下,J、K取值不同时,具有保持、置0、置1、翻转功能的电路,都叫做JK型时钟触发器。1.JK型触发器符号特性表JKQn+1功能00001011Qn01保持置0置1翻转CP下降沿时刻有效QQCPC11JIKJKQnJKQnQn+1功能000001Qn保持0101010置01010011置1111101Qn翻转JKQn+1功能00001011Qn01保持置0置1翻转QnCP下降沿时刻有效10011100Qn+1QnJK0100011110特性方程nnnQKQJQ1CP下降沿触发01J=0K=J=1,K=J=K=0J=,K=1JK触发器状态图JK触发器时序图特点:表述了CP对输入和触发器状态在时间上的对应关系和控制或触发作用。TTL边沿JK触发器•CP下降沿触发74LS112(双JK触发器)异步复位端RD、异步置位端SD均为低电平有效,不受CP控制。实际应用中,常需要利用异步端预置触发器值(置0或置1),预置完毕后应使RD=SD=1。边沿JK触发器的主要特点CP的上升沿或下降沿触发;抗干扰能力极强,工作速度很高,在触发沿瞬间,按的规定更新状态;nnnQKQJQ1功能齐全(保持、置1、置0、翻转),使用方便。2.D型触发器符号特性表特性方程CP上升沿时刻有效QQCPC11DDDQn+1功能0011置0置1DQn1定义在CP作用下,D取值不同时,具有置0、置1功能的电路,都叫做D型时钟触发器。D触发器状态图:01D=0D=1D=1D=0D触发器时序图CP上升沿触发2.TTL边沿D触发器7474(双D触发器)符号引出端功能特性表CPDRDSDQn+1注0111111101100001Qn01不用同步置0同步置1保持(无效)异步置0异步置1不允许Q1Q1VCCSD1CP1SD2CP2D1RD1D2RD2Q2Q2地4231101211135698147––––––3.边沿D触发器主要特点CP的上升沿(正边沿)或下降沿(负边沿)触发;抗干扰能力极强;只有置1、置0功能。QQCPC11DDSRSDRD3.T型触发器QQCPC11TTTQn+1功能0Qn1Qn保持翻转nnnnQTQTQTQ1CP下降沿时刻有效4.T’型触发器QQCPC1QnQn+1功能0110翻转nnQQ1CP下降沿时刻有效在CP作用下,当T=0时保持状态不变,T=1时状态翻转的电路,叫T型时钟触发器。只有CP输入端,没有数据输入端,每来一个CP就翻转一次的电路叫T’型时钟触发器.三、边沿触发器逻辑功能表示方法间的转换1.特性表卡诺图、特性方程、状态图和时序图Qn+1QnJK0100011110JKQn+1功能00Qn保持010置0101置111Qn翻转01001110010/1/0/1/(1)特性表卡诺图、状态图(2)特性表特性方程nnnQKQJQ1向时序图的转换(略)2.状态图特性表、卡诺图、特性方程和时序图010/1/0/1/00/01/10/11/00/10/01/11/JKQnQn+1Qn+1QnJK010001111000000101010101010000101001111111110110101nQKJQnJKQnKJQnKJQnnnnQKQJQ1状态图时序图[例4.3.1]已知CP、J、K波形,画输出波形。假设初始状态为0。CPJK0100/01/10/11/01/11/00/10/1001110000Q0100113.不同触发器间的相互转换(补充)1.JKD2.JKT、T′因此,令J=K=D已有Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1KQQC11J1KQQCP1C11J1KTCP转换方法(1)写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程,得出给定触发器中输入信号的接法。3.DJK已有Qn+1=D欲得Qn+1=JQn+KQn因此,令nnQKQJnnQKQJD4.DT5.DT′已有Qn+1=D欲得Qn+1=nQT已有Qn+1=D欲得Qn+1=Qn因此,令D=QnnQT因此,令D=QQCPC11DQQCPC11DTQQCPJC11DKQ2Q11D1DFF1FF2石英方波振荡器4MHzC1C1CP[例]下图为分频器电路,设触发器初态为0,试画出Q1、Q2的波形并求其频率。CP解:C1CPfQ1=fCP/2=2MHz,fQ2=fCP/4=1MHzCPQ10Q20Q1C1对CP二分频对CP四分频两个D触发器均构成CP触发的计数触发器4.触发器应用举例(补充)1010RDSDQ1JSDC1CP1KRSRDCP解:[例]试对应输入波形画出下图电路的输出波形。C1CPSDSRRDQ1Qn+1=JQn+KQn=Qn·Qn+Qn·Qn=Qn当异步端无信号时,触发器将在CP时翻转。RD和SD为非有效电平4.4触发器的电气特性4.4.1静态特性(略)4.4.2动态特性一、输入信号的建立时间和保持时间1.建立时间tset指要求触发器输入信号先于CP信号的时间。2.保持时间th指保证触发器可靠翻转,CP到来后输入信号需保持的时间。边沿D触发器的tset和th均在10ns左右。CPDsetthtsettht010101≥≥≥≥二、时钟触发器的传输延迟时间指从CP触发沿到达开始,到输出端Q、Q完成状态改变所经历的时间。1.tPHL为输出端由高电平变为低电平的传输延迟时间。TTL边沿D触发器7474,tPHL≥40ns。2.tPLH为输出端由低电平变为高电平的传输延迟时间。7474,≤25ns。三、时钟触发器的最高时钟频率fmax由于每一级门电路的传输延迟,使时钟触发器的最高工作频率受到限制。7474,fmax≥15MHz。第四章小结一、触发器和门电路一样,也是组成数字电路的基本逻辑单元。它有两个基本特性:1.有两个稳定的状态(0状态和1状态)。2.在外信号作用下,两个稳定状态可相互转换;没有外信号作用时,保持原状态不变。因此,触发器具有记忆功能,常用来保存二进制信息。二、触发器的逻辑功能指触发器输出的次态Qn+1与输出的现态Qn及输入信号之间的逻辑关系。触发器逻辑功能的描述方法主要有特性表、卡诺图、特性方程、状态转换图和波形图(时序图)。二、触发器的分类1.根据电路结构不同,触发器可分为(1)基本触发器:输入信号电平直接控制。特性方程0RSnnQRSQ1(2)同步触发器:时钟电平直接控制。特性方程0RSnnQRSQ1同步RS触发器CP=1(或0)时有效DQn1同步D触发器(约束条件)(3)边沿触发器:时钟边沿控制。CP上升沿(或下降沿)时刻有效特性方程边沿D触发器nnnQKQJQ1边沿JK触发器DQn12.根据逻辑功能不同,时钟触发器可分为二、触发器的分类(1)RS触发器0RSnnQRSQ1(约束条件)nnnQKQJQ1(3)D触发器DQn1(4)T触发器nnnQTQTQ1(5)T’触发器nnQQ1利用特性方程可实现不同功能触发器间逻辑功能的相互转换。(2)JK触发器[练习]在图中所示的边沿D触发器中,CP、D、S
本文标题:数字电子技术第四章 触发器
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