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第一章集成电路设计概述•集成电路（IC）的发展•IC的分类、制造工艺•IC设计的要求•设计方法及其特点•典型的设计流程–自顶向下–由底向上•集成电路设计方法和工具的变革–设计系统的结构框架–EDA设计工具•1959世界第一块IC诞生于德州仪器和西物电气公司–4个晶体管/芯片•30年的发展，经历了从SSI、MSI、LSI、VLSI和ULSI的发展，目前可达到：–40亿个晶体管/芯片–600MHz~4GHz工作频率–0.1um的工艺线宽•有人通过计算得到这样的结论：假如用真空电子管而不是集成电路，现在的便携式计算机的内存容量所占体积相当于纽约世界贸易中心；假如按集成电路降价的速度降价，现在的一辆汽车仅需27美元集成电路（IC）的发展摩尔定律：•1960年Intel公司创始人之一GordonMoore预言：集成电路的功能随时间呈指数增长规律。•每过18个月,微处理器处理能力增加一倍而价格不变（集成度按18个月翻番）•1960提出、1965年发表、1971得到第一次公开验证，IC近40年的发展历史完全证实了Moore的预言•目前尽管速度放慢，但仍可至少持续到2012，达物理极限0.05m线宽工艺，2017年？IC集成度各主要特征与发展阶段DRAM容量每三年翻两番的发展速度1965年提出的莫尔定律得到验证（微处理器CPU的发展）从1971年的4004到1996年的PentiumII摩尔定理还灵吗？•经济摩尔定律–纳斯达克指数的摩尔定律（从96个月减至12个月翻番的加速定律）–纳斯达克指数的摩尔定律已耗尽燃料，彻底失效，回到1995年----2000年已彻底失效。15年集成电路电路技术发展预测摩尔定律---1995~2010技术摩尔定律-------仍然有效•芯片发展的摩尔定律（集成度3年翻两番的发展速度）目前尽管速度放慢，但仍可至少持续到2012，达物理极限0.05m，2017年？•光纤带宽需求的超摩尔定律（核心网带宽需求按9个月翻番速度发展）尽管速度放慢，但需求仍达14个月翻番，远高于摩尔定律–缺乏能有效消耗带宽资源的应用，特别是视频应用是制约网络技术进一步发展的关键IC的分类•按处理的信号类型分类–模拟IC•模拟信号是在一定连续时间范围内和一定连续幅度范围内具有确定值的信号，能表达物理系统状态或行为的信息，或简单地说，是随时间变化的物理量，如电压、电流(或电荷值)、压力、温度和电磁波等•对模拟信号进行处理的IC称为模拟IC，如运算放大器、A／D和D／A转换器、连续时间滤波器、开关电容滤波器、乘法器、调制器和振荡器等–数字IC•数字信号是在时间和幅度的某些离散点上有确定值的信号•对数字信号进行处理的IC称为数字IC，如控制器、微处理器、ROM和RAM等–数-模混合IC•由于模拟采样技术和MOS工艺的发展，一个芯片能同时处理数字和模拟两种信号，这种IC称为数-模混合IC•数-模混合集成电路的发展，出现了系统级芯片(SOC)，它结合了数字技术和模拟技术，把D／A转换器、微处理器和存储器等集成在单个芯片上。•按生产的目的分类–通用集成电路：•如微处理器(CPU)芯片、存储器芯片、计算机外围电路芯片等等。这些芯片生产批量大，对电路的性能和芯片的利用率要求高，而对设计的成本、设计周期的要求可以放宽。–专用集成电路•ASIC(applicationspecificintegratedcircuit):或用户专用IC(customerspecificIC)–为某些用户的专门用途而生产的芯片，或者说是除了通用芯片以外的均属于ASIC。其特点与通用IC正相反，并且对EDA(电子设计自动化)工具的要求较高。–如半定制、定制特殊电路、PLD和FPGA电路，也包括采用门阵列和标准单元设计并制造的电路。•ASSP(applicationspecificstandardproduct)专用的标准产品–这类集成电路也是采用ASIC技术设计和制造的，但它是作为标准产品买给多个用户，它被列入制造商的产品目录中。–如LAN用电路、图形处理用集成电路、通信用CODEC等•按设计风格分类–通用集成全定制(full-custom)方式。•它主要是基于晶体管级的芯片设计，芯片中的全部器件及互连线的版图都是按照系统要求进行人工设计的，尽量达到密度高、速度快、面积小和功耗低的要求，因此批量生产时经济性好，但是设计开发时间长，设计费用高。只有对于大量生产的通用IC或对性能有特殊要求的电路才适合采用全定制方式。但是最近随着硅编译技术的发展和设计自动化程度的不断提高，EDA工具提供了大量的经过精心设计好的标准化单元，使得全定制设计方法得到越来越广泛的应用。CMOS模拟集成电路的设计也属于这类电路：•半定制(semi-custom)方式。–通常是指门阵列(gate-array)和标准单元(standard-cell)的设计方法。半定制芯片设计比较容易，用户一般不需要进行最低层的版图设计，初期投资少，从设计到成品所需的时间短。–另外，由于半定制设计有规则的结构，故有利于CAD软件设计。其缺点是芯片的面积比较大，芯片利用率低，适合于要求设计成本低、周期短而生产批量小的芯片设计。•可编程逻辑器件(programmablelogicdevice，PLD)方式–其特点是“可编程”，由IC生产厂家提供已经封装好的芯片，芯片的功能由用户使用EDA工具“写入”其中，编程后的芯片便成为专用集成电路。–PLD包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、可编程门阵列(PGA)和现场可编程门阵列(FPGA)，其中FPGA的发展最活跃，其产品的等效门可达几十万门。–PLD进一步缩短了设计周期，降低了设计成本，有的PLD器件允许用户多次“重写”，大大方便了用户，适合于新产品的试制和小批量的生产。其缺点是：由于芯片内部连线较长，速度慢；芯片的利用率较低，集成度相对较低包括各种设计方法的ASIC树1C的制造工艺•双极工艺：–这种工艺中基本的有源器件是双极结型晶体管(BJT)，故称双极工艺。这种工艺生产的电路主要是TTL(transistor-transistor-logic)，即晶体管—晶体管逻辑以及ECL(emitter-couple-logic)，即发射极耦合逻辑。双极型集成电路的特点是功耗较大，速度比CMOS高(相同工艺水平条件下)，具有较大的负载能力。•MOS工艺(metaloxidessemiconductor)。–PMOS，PMOS器件的电流由空穴传导–NMOS,NMOS器件的电流由电子传导•由于硅材料中电子的迁移率是空穴的2～3倍，所以在相同条件下NMOS工艺比PMOS工艺可使电路实现更高的工作速度•MOS工艺(metaloxidessemiconductor)。–CMOS(complementarymetaloxidesemiconductor)工艺则包含两种工艺•CMOS电路中，NMOS管和PMOS管是成对出现的，其主要特点是功耗低，抗干扰能力强，输出电压范围宽。•CMOS工艺的发展已经十分成熟，占据了集成电路市场的绝大部分的份额，并且随着其工艺不断向亚微米和深亚微米发展，产品在速度也已经赶上并超过了TTL工艺。•Bi-CMOS混合的双极-CMOS工艺设计。IC设计的要求•第一：设计时间。–设计时间不仅仅影响设计费用和产品成本，而且还会影响到新产品上市参与市场竞争。设计时间过长，会使新产品失去投入市场的机会•第二：设计的正确性。–由于集成电路的投片费用高，投片之后的电路是无法修改的，所以集成电路的设计必须保证一次成功。–设计失误所带来的不仅仅是投片费用的损失，还有设计时间延误，产品上市的推迟，竞争失败等一系列的损失；–随着集成度的增加，在设计中引人错误的几率也随着加大。目前在一个芯片上所集成的往住是很复杂的电路甚至是一个系统，对这样的芯片进行一次修改，所花费的代价是昂贵的。因此，必须保证设计的正确性。•第三，设计成本。–每个芯片的成本可以由下式计算而得：CT=CD/V+CP/YN式中:–CT为每个芯片的成本，CD为开发费用，CP为每片硅片的工艺成本，–V为芯片的生产数量，Y为平均成品率，N为每片硅片上的芯片数目.–对于小批量生产应减小开发费用；对于大批量生产，应增加成品率和每一硅片上的芯片数目•第四，产品的性能。–集成电路的性能主要取决于所选择的器件结构和电路形式，但是对于高速和低功耗的电路，尤其是深亚微米IC设计，互连线的延时比逻辑门延时大得多，版图设计中的布局与布线对电路性能的影响很大。因此要获得高性能的产品，在版图设计中，布局要尽量减小互连线的长度。•第五，设计的可测试性。–集成电路设计的可测试性，是指牺牲一部分芯片面积，引入测试结构或电路，用以检查和发现设计中可能存在的错误和制造工艺中可能出现的问题。–因为IC测试费用很高，有的专用集成电路的测试费用高达设计费用的50％以上，通过可测性设计，变不可测故障为可测故障，缩短测试时间，减少测试数据量，减少甚至摆脱对昂贵测试设备的依赖，能从根本上降低测试成本。设计方法及其特点•设计目标：–我们希望能在尽可能短的时间内以最低的成本来获得最佳的设计指标，而所用的芯片面积又是最小的。•问题：–要全面达到这种要求是很困难的，只能进行某种折衷•解决方法：–对很多产品，产量不大或者不允许设计的时间过长，这时只能对芯片面积或性能做出某种牺牲，并尽可能采用一部分已有的、规则结构的版图。–为争取时间或市场，可先用最短的时间设计出芯片，在占领市场的过程中，再予以改进，即进行一次再开发、再设计。–根据不同的设计要求，设计人员可以选择现有的各种设计方法不同的设计方法及其特点•全定制法(full-customdesignapproach)–适用于要求得到最高速度、最低功耗和最省面积的芯片设计---通用芯片–通常采用随机逻辑网设计法，但完全由随即逻辑网组成的芯片不多。目前很多芯片已采用或部分采用规则结构网络(regularstructurednetwork)，如ROM，RAM或PLA等。这类规则结构的版图设计比较容易，易于用自动设计工具实现。–部分随机逻辑网络也逐渐走向模块式结构(modularstructure)，如计数器、行波进位加法器等。这种标准的模块式结构的版图设计比非标准的随机逻辑要容易得多，便于检查。但应该指出，即使规则结构网络被广泛使用，随机逻辑网络仍对芯片的性能起着关键的作用。–通常ASIC的设计很少采用这种全定制方法，因为它的设计周期很长，设计成本很高。•定制法(customdesignapproach)–它适用于芯片性能指标比较高而生产批量又比较大的芯片设计。通常分为两大类：•(1)标准单元法(standardcellmethod)。“标准单元”的含义是由于电路中各单元的高度是相等的，只是在宽度上有差别。•(2)通用单元法(generalcellmethod)。又分为积木块法和混合法两种。在这类设计中各单元的高度和宽度不再相等。–以上两类方法中，所有的单元事先都经过精心设计并存在单元库中，在设计时根据电路要求从库中调出所需单元及压焊块，进行自动布局和布线，最后得到被设计电路的掩膜版图，统称为库单元法–特点：设计上自由度较大，芯片中没有无用的单元或晶体管，芯片面积较小。但建立一个物理单元库需要很大的初始投资。此外，制造周期较长，成本也较高•半定制法(semi-customdesignapproach)–它适用于要求设计成本低、设计周期短而生产批量又比较小的芯片设计。一般采用此法迅速设计出产品并投入市场，在占领市场后再用其它方法进行一次“再设计”。–半定制法包括数字电路门阵列和线性阵列(1ineararray)两大类。门阵列又分为有通道门阵及门海两种。–门阵列和线性阵列都是预先在芯片上已生成了由基本门(或单元)所组成的阵列，即完成了连线以外的所有芯片加工工序。–半定制的含意就是对一批芯片作“单独处理”，即单独设计和制作接触孔和连线以完成特定的电路要求。这样就使从设计到芯片制作完成的整个周期大大缩短，因而设计和