D-PHY协议

在M-PHY最新版本规定的“Gear3”模式下，1对差分传输通道的数据传输速度最大可达5.8Gbit/秒，而DPHY仅为1Gbit/秒。MIPI自己有定义D-PHY、M-PHY和C-PHY三种电路规范。MIPI的物理层有D-PHY、M-PHY、C-PHY共3种。C-PHY标准目前还在制定中。在物理层之上按照用途规定协议。虽然出台已有3年之久，但M-PHY仍未在便携终端中实现普及。原因之一是M-PHY采用固定速率，当传输数据必要的通信速度低于M-PHY的数据传输速度时，必须插入伪数据（dummydata），会导致能源效率下降。因此，现在出现了通过提高速度继续沿用D-PHY的动向。使1对通道的最大数据传输速度提高到2.搜索5Gbit/秒的“v.1.2”版本正在制定当中，在应用于4K显示器时将使用8对通道。除此之外，沿用D-PHY的传输路径、通过改进编码等提高速度的“C-PHY”标准的制定也已进入最后阶段。为什么使用差分信号，好处：1、因为你在控制'基准'电压，所以能够很容易地识别小信号。在一个地做基准，单端信号方案的系统里，测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远，他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关，而在某一范围内。2、它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外，差分信号比单端信号生成的EMI还要少。3、在一个单电源系统，能够从容精确地处理'双极'信号。为了处理单端，单电源系统的双极信号，我们必须在地和电源干线之间某任意电压处（通常是中点）建立一个虚地。用高于虚地的电压来表示正极信号，低于虚地的电压来表示负极信号。接下来，必须把虚地正确地分布到整个系统里。而对于差分信号，不需要这样一个虚地，这就使我们处理和传播双极信号有一个高逼真度，而无须依赖虚地的稳定性。摘要：1、CSI/DSI的物理层由专门的工作组负责制定，目前采用的标准是D-PHY，D-PHY采用1对源同步的差分时钟和1-4对差分数据线来进行数据传输。数据传输采用DDR方式，即在时钟的上下边沿都有数据传输。2、D-PHY的物理层支持HS和LP两种工作模式。HS模式下采用低压差分信号。功耗较大，但是可以传输很高的数据速率（数据速率为80M-1Gbps）；LP模式采用单端信号，数据速率很低（10Mbps），但是相应的功耗也很低。两种模式的结合保证了MIPI总线在需要传输大量数据时可以高速传输，而在不需要大数据量传输时又能够减少功耗。3、EscapeMode：一种可选的数据通道，允许低比特率的命令和数据传输的操作模式，在非常低的功率传输。4.1SummaryofPHYFunctionalityD-PHY提供Master和Slave之间的同步连接。一个实际的物理结构由一个时钟信号和一个或多个数据信号。时钟信号是单向的，在主源和终止于从。数据信号可以是单向的或双向的，这取决于所选择的选项。对于半双工操作，反向方向的带宽是四分之一的正向带宽。令牌传递是用来控制链路的通信方向的。该链路包括高速数据通信的高速信号传输模式和用于控制目的的低功率信号传输模式。可选的，低功耗的逃生模式可以用于低速异步数据通信。高速数据通信出现在与任意数量的有效载荷数据字节。物理层为每个数据Lane使用两条线，为每个加钟Lane使用两条线。这给了最小物理配置四条线。在高速模式下，每一个lane都在两侧被终止，由一个低的摆动，差分信号驱动。在低功率模式下所有的电线都是单端和非终止的。对于电磁干扰的原因，这种模式的驱动程序的驱动程序必须转换速率控制和电流限制。在高速模式下的实际最大可实现的比特率是由发射机，接收机和互连实现的性能。因此，本文档中没有指定最大比特率。然而，该规范的主要目的是定义一个比特率范围为每条Lane80到1000Mbps的解决方案。虽然物理配置不受这个范围的限制，实际的约束使其预期应用最合适的范围。可以预期的是一个典型的实现将有一个约500Mbps的比特率每条Lane。对于一个固定的时钟频率，一个物理配置可用的数据容量可以增加通过使用多个数据通道。采用突发模式通信可以有效降低数据吞吐量。在低功率模式下的最大数据传输速率为10Mbps。5结构本节介绍了PHY包括在行为层面的内部结构及其功能。此外，给出了几种可能的物理结构。每个配置可以被视为一个合适的组合从一组基本模块。5.1laneModules一个物理配置包含一个时钟通道模块和一个或多个数据通道模块。这些模块通过PHYLane在另一边的lane两线补充部分互连。每个通道模块由一个或多个差分高速的功能，同时利用两个互连导线，一个或多个单端低功耗功能的每个单独的互连线，和控制和接口逻辑。图1示出所有功能的概述。高速信号具有低电压摆幅，如200mV，而低功率信号有一个大的摆动，例如1.2V。高速函数用于高速数据传输。低功耗功能主要用于控制，但有其它，可选的，用例。输入/输出功能是由一个控制通道控制和接口逻辑块。此块与该协议的接口，并确定该车道模块的全局操作。高速功能包括差压变送器（hs-tx）和差分接收器（hs-rx）。车道模块可以包含一个或两hs-tx，hs-rx。一个hs-tx在单车道的模块hs-rx从未同时启用正常运行时。启用高速功能应当终止对其的车道的车道边互连部分8.1.1和8.2.1定义。如果在车道模块的高速功能是不启用的，那么该功能将被放置到一个高阻抗状态。低功率的功能包括单端发射器（lp-tx），接收器（lp-rx）和低权力争夺探测器（lp-cd）。低功率函数总是存在于对，因为这些都是单端的功能，每个单独的互连线单独运行。存在的高速和低功耗功能相关。那就是，如果一个车道模块包含一个hs-tx还应当包含一个lp-tx.类似的约束hs-rx和lp-rx。如果含有lp-rx供电模块，lp-rx车道，应积极和持续监控水平线。一个lp-tx只能启用驱动低功率状态时。的lp-cd功能只需双向操作。如果目前的lp-cd功能能够检测争用情况而lp-tx是驱动低功率状态。的lp-cd应至少检查一次上线前，驾驶一辆新的竞争状态。对lp-tx，hs-tx的活动，并在一个单一的车道模块hs-rx是互斥的，除了一些短暂的交叉期。详细规格的线端时钟和数据信号，并hs-tx，hs-rx，lp-tx，lp-rx和lp-cd功能，参见第8和9。对于正确的操作，在车道上的模块中的各个模块的功能设置匹配的匹配。这意味着每一个协和唱片的发送或接收的功能，在一个侧面的车道互联，一个互补的协协或唱片接收或发送功能必须是存在于另一边。此外，竞争需要在任何车道检测器模块相结合的TX和RX功能。5.2MasterandSlave每一个环节都有一个主人和一个奴隶。主时钟线提供的高速DDR时钟信号和主数据源。该从接收时钟信号的时钟线，是主要的数据接收器。数据通信的主要方向，从源到汇，表示为正向方向。相反方向的数据通信被称为反向传输。只有双向数据通道可以在反向传播。在所有情况下，时钟线仍然在向前方向，但双向数据通道可以转过来，从从属端的采购数据。5.3HighFrequencyClockGeneration在许多情况下，一个锁相环时钟乘法器所需要的高频率的时钟产生的主侧。的D-PHY规范使用的建筑模型，在物理层PHY的生成所需的高频率时钟信号的一个独立的时钟乘法器。这种时钟倍频单元实际上是集成在PHY是留给实施者。5.4ClockLane,DataLanesandthePHY-ProtocolInterface一个完整的链接包含，旁边车道的模块，一个物理适配器层关系的所有车道，时钟乘法器和PHY协议接口。图2显示了一个与两数据线加上一个单独的时钟乘法器单元链路物理配置实例。物理适配器层，虽然是一个物理的一个组成部分，不在本规范范围之内。逻辑物理层协议接口（PPI）每个车道包括一套信号覆盖，车道的功能。如图2所示，可为所有车道共享时钟信号。时钟乘法器单元的参考时钟和控制信号不在本规范的范围内。5.5SelectableLaneOptionsPHY的配置包括一个时钟通道和一个或多个数据通道。所有的数据通道都要在正向方向上支持高速传输和逃逸模式。数据通道主要有2种类型：•双向（具有周转和一些反向通信功能）•单向（没有周转或任何反向通信功能）双向数据通道应包括以下一个或两个反向通信选项：•高速反向数据通信•低功率反向逃逸模式（包括或不包括LPDT）所有通道应包括在向前的方向进行，触发逃生模式支持。其他的逃生模式功能是可选的，所有可能的逃生模式功能在5.6节所描述的。应用程序应定义什么额外的逃生模式的功能是必需的，并为双向Lane，应选择逃生模式的功能，为每个方向单独。这一结果在完整的物理配置许多选项。自由度是：•单一或多个数据通道•双向和/或单向数据通道（每车道）•支持反向传播的类型（每车道）•通过逃逸模式支持的功能（为每车道的每一个方向）•将原始数据8位数据传输（默认）或使用8b9b编码符号（见附录C）5.6LaneModuleTypes一个Lane模块所需的功能取决于Lane的类型和LaneInterconnect的哪一侧。主要有三种类型：时钟Lane，单向数据Lane和双向数据Lane。这些车道类型可以构造成这几个物理配置。当然，精简版本的通用通道模块，只支持特定的车道类型的所需的功能是可能的。这些精简的版本是由表1确定的缩写。对于简化的原因，任何四个识别字符可以被替换，这意味着，这可以是任何可用的选项。例如，一个cil-mfen因此精简功能以逃避CIL模式功能的单向行车道主人身边只有前进的方向。一个cil-srxx是一种双向高速通信支持任何允许的子集的逃逸模式车道从侧CIL功能。推荐PHY协议接口包含数据和数据字节格式，输入和/或输出的时钟信号和控制信号。控制信号包括请求，握手，测试设置和初始化。一个合乎逻辑的内部接口方案见附录A，虽然不要求可以使用建议的PPI非常有用。在集成电路的一个实现外部使用可能会在同一个引脚复用许多信号。然而，功率效率的原因，PPI通常在一个集成电路。5.6.1单向数据Lane对于一个单向数据Lane，Master侧至少包括一个HS-TX,一个LP-TX,和一个CIL-MFXN功能。Slave侧应该至少包括一个HS-RX,一个LP-RX和一个CIL-SFXN。5.6.2双向数据Lane一个双向数据Lane包括反向通信：要不高速反向通信，要不反向逃脱模式，或者二者都有。所需的功能取决于在Lane模块中包含的反向传播的方法。5.6.2.1双向数据Lane不包括高速反向通信包括一个反向逃脱模式。Master侧包括一个HS-TX,LP-TX,LP-RX,LP-CD,和CIL-MFXY。Slave侧包括一个HS-RX,LP-RX,LP-TX,LP-CD和一个CIL-SFXY。5.6.2.2双向数据有高速反向通信包括高速反向通信包括一个反向逃脱模式，Master侧包括一个HS-TX,HS-RX,LP-TX,LP-RX,LP-CD和CIL-MRXX。Slave侧包括一个HS-RX,HS-TX,LP-RX,LP-TX,LP-CD和一个CIL-SRXX。5.6.3时钟Lane对于时钟线，只使用一组有限的线状态。然而，对时钟传输和低功耗模式相同的TX和RX功能需要单向数据通道。一个时钟Lane模块的Master侧包含一个hs-tx，lp-tx，和cil-mcnn功能，而Slave侧包括hs-rx，一lp-rx和cil-scnn功能。注意，时钟线所需的功能是类似的，但不完全相同，到一个单向数据通道。高速DDR时钟与数据信号代替同相正交相位传播。此外，时钟通道的逃逸模式进入与数据通道不同。此外，由于时钟的Lane只支持ULPS，逃生模式输入代码并不是必需的。内部时钟信号的适当阶段产生的以外的PHY和送到各自的跑道。时钟生成单元的实现是在本规范的范围之