8 Verilog hdl有限状态机设计

1VerilogHDL基本知识2VerilogHDL介绍1、硬件描述语言HardwareDescriptionLanguage（HDL）PhilMoorby，PrabhuGoel于1984年发明建立标准规范：IEEE1364，Dec19953VerilogHDL历史VerilogHDL公开发表CADENCE公司购买Verilog版权199019891980’sVerilog-XL诞生模拟和数字都适用的Verilog标准公开发表1998?VerilogHDLIEEE1364标准公开发表有关VerilogHDL的全部权利都移交给OVI（OpenVerilogInternational)199519904VerilogHDL与VHDL的比较VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰，需要有Ada编程基础；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。5VerilogHDL与VHDL的比较VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写6VerilogHDL与VHDL的比较VHDLVITAL系统级算法级寄存器传输级逻辑门级开关电路级行为级的抽象VerilogHDL与VHDL建模能力的比较Verilog两者建模能力比较7VerilogHDL应用情况1、ASIC和FPGA设计师可用它来编写可综合的代码。2、描述系统的结构，做高层次的仿真。3、验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。4、库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。8Bottom-Up设计传统的设计方法就是自底向上的设计。每一个数字电路设计都是从门级开始，由设计者调用设计库中的元件（如各种门电路，加法器，计数器等），设计组合出满足自己需要的系统。而对于越来愈复杂的设计，这种自底向上的设计方法就不行了。新的数字电路设计包含了ASIC或者微处理器，这些器件的结构非常的复杂，因此出现了新的设计方法—层级设计，从而简化设计。缺点：效率低、易出错VerilogHDL设计风格9Top-Down设计对于设计者而言，最喜欢的还是top-down设计。Top-down的设计须经过“设计—验证—修改设计—再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。VerilogHDL设计风格10Top-Down设计VerilogHDL设计风格11IP(IntellectualProperty)核VerilogHDL设计风格IP（IntellectualProperty）：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。IP复用（IPreuse）12IP(IntellectualProperty)核VerilogHDL设计风格软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP--完成了综合的功能块。硬IP--供设计的最终阶段产品：掩膜。13VerilogHDL常用的开发软件14VerilogHDL常用的开发软件15VerilogHDL常用的开发软件16VerilogHDL常用的开发软件