EMC的定义

EMC的定義EMC：為ElectroMagneticCompatibility的省略語，通常又翻成電磁相容性。在IEC(國際電氣標會議)的定義中為(對任何的東西而言，不給其無法容許的電磁干擾波，且在電磁環境中還需能具有滿足其功能的機器，裝置或系統的能力。而EMC又等於EMI+EMS(EMI為Electro-MagnaticInterference的省略語，為電磁干擾的意思)EMC定義的電磁干擾源，以及後半段的電磁干擾環境，都可以稱之為電磁雜訊，或以NOISE來稱之。EMC的組織：IEC：國際電工標準會議，它函蓋全部的電機，電子技術，而以制定國際標準規格為目地，設立於1904年，現在於45國家有帶表。由於對象非常的廣，因此在獨立的專長領域中，共有83個TC(TechnicalCommittee)技術委員會。目前在TC中和EMC有關關者，為TC77和CISPR(InternationalSpecialCommitteeonRadioInterference：國際無線電干擾特別委員會。)1.TC77：針對EMC的問題，以基本的規格，及通用規格為中心，審議規格的制定及修定。再者如電源高頻規格般，也針對低頻的制品類或製品規格的審議制定或修定。TC77下又區分為SC77A和SC77B的分科委員會。SC77A處理9KHZ以下的低頻EMC問題，SC77B則處理超理超過9KHz的高頻EMC問題。2.CISPR：就各種製品類的個別規格併同其有關測試，進行規格的制定和修定。CISPR的規格的制定作業，由7個SC(Sub-committee：分科委員會AG)及其下屬組織WG(Workinggroup：工做組)擔任。例如：SCG中有三個WG個別擔任下列的工做WG1：ITE的EMIWG2：有關通信線的EMIWG3：ITE的Immunity在IEC的IC，其後面會附加數字，但CISPR中則無。概論在EMI的誕生中，有許多的變數。這是因為EMI是被動元件正常狀態行為以外的結果。如：TRACE在高頻的時候，其等效電路是電感串聯電阻。低頻的時候，其等效電路則是一電感。電阻在高頻的時候，其等效電路是電感串(電阻並聯電容)。低頻的時候，其等效電路就是電阻。電容在高頻的時候，其等效電路是R，L，C三者串聯。低頻的時候，其等效電路是電容。電感在高頻的時候，其等效電路是L和C並聯，低頻的時候，則是電感。這一些特性，稱之隱藏電路。數位工程工師一般假設這些元件有單一的頻率響應，結果，其根據時域之功能特性來選擇元件而不管在頻域裡的實際表現，則EMI的情形就表現出來了。電磁干擾一般可以分成以下的兩種：1.ConductedDisturbance：干擾波的電磁能量主要是經由電力線和信號線等的導體而被傳達，侵入其它裝置給予的干擾者。2.RadiatedDisturbance：干擾波的電磁能量以電磁的形態傳播至被放射的空間，對其它的裝置給予干擾者。*另外電磁干擾波又可依時間波形而分為1.連續的干擾波：長時間的連續干擾，2.過渡的干擾波：波形急速的變化，在短時間干擾者。當想到EMISSION的時候，第一條守則是：FREQUENCY愈高則可能是幅射耦合之路徑，FREQUENCY愈低，則可能是傳導耦合之路徑。MICROSTRIPANDSTRIPLINE的差別：1.MICROSTRIP：指的就是trace經由一介質連接一完整平面。可提供PCB信號上的壓制，同時也可容許比STRIPLINE要快的CLOCK信號(因為有較小的耦合電容及較低的空載傳輸延遲。其不好的就是PCB外部信號層會幅射能量至外在環境。除非加上金屬屏蔽。2.STRIPLINE：信號層介於兩個solidplane。STRIPLINE可達到較佳的RF防治，但只能用在較低的速度。因為信號層介於兩個solidplane之間，兩平面會有電容的耦合，導致降低信號的edgerateLayout的基本觀念二層板：對於二層有二種的layout技術。一種是較老之技術，適用於較低速之元件，一般包含DIP包裝之元件成排或成矩陣撞排列，現在己很少用。第一種方式：將power和Ground以格狀layout，使形成之每一格總面積小於1.5吋平方。Power和Ground之trace以90度角分佈。Power在一層，ground在另外一層。Groundtrace置於頂層，垂直走向。Powertrace置於底層，水平走向在每一個ground和trace交接處，放置decoupling電容。第二種方式：此種通常用於低於10kHz低頻類比設計。將powertrace在同一層佈線層幅射狀拉線，由電源處接至每一元件，減少trace的總長度。將所有power和groundtrace相鄰佈線。此可使得由來自高頻切換雜訊之環路電流最小，因而不會衝擊其它電路和控制信號。這一些trace會分開的唯一情況是要當連接到decoupling電容時。信號流向應和ground路徑並行。避免不同樹枝互相交錯，以免造成groundloop。低頻寄生電感及電容通常不會產生問題。在此情況下，建議可採用單點接地的方式。易言之，在低頻的應用上，藉layout達成之高頻表現。注意以下二點：高頻時，控制所號路徑和其回返電流路徑之表面阻抗。在低頻時，以控制layout的形狀而非阻抗。四層板：四層板的堆疊只有一種方式。因使用power及ground，EMI的特性有很大的改善。然而，四層板對產生自電路及trace之RF電流通量消除之效果並不好。第一層：Componentside，信號及Clock第二層：GroundPlane第三層：Powerplane第四層：Solderside，信號及Clocks如此可得知，當有多於三個完整平面提供的話(即一個powerground)將最高速clock佈線於相鄰groundplane且不相鄰於powerplane，可得最佳EMI效果。此為在PCB上EMI抑制的基礎觀念。多層板可提供優良EMC之信號品質，因為經由miocrostrip及stripline可有效佳之信號阻抗控制。Power及groundplane之分佈阻抗(distributioninpedance)應儘可能的降低。這一些平面含有來自於logiccrossover之極短暫的突波電流，及信號及匯流排之電容負載。MICROSTRIP及Stripline應用之主要意義是在於磁通量之互相抵消。使得傳輸線之電感降低。多數的邏輯族在其pullup／pulldown電流可能極不平均，此使得fluxcancellation之效果在信號及groundplane之間比信號及powerplane之間要好。因此，使用powerplane作磁通量抵消不能達到最佳的效果，結果會導致信號通量相位偏移增大電感，差的阻抗控制，及雜訊不穩定。故應使用groundplane要佳。簡短的重述PCBfluxcancellation之重要觀念。並非有元件的pullup／pulldown電流比都是一樣。舉例來說，有的元件是６５mApullup／６５mApulldown，有的則是６５mApullup／６５mApulldown。此不均狀況造成Ground及PowerPlane之不平衡。六層板：有三種方式。先說第一種…第一種：這個方式有最佳的EMI特性，對所以佈線層有較好的Fluxcancellation如下。第一層：componentside,microstrip信號佈線層。第二層：GROUNDPLANE第三層：Stripline，佈線層，(下跟著填充物質)。第四層：POWERPLANE第五層：GROUNDPLANE第六層：solderside,microstrip信號佈線層。第二種：為對CLOCK和高頻元件，較常用的方式第一層：componentside,microstrip信號佈線層第二層：Groundplane第三層：Stripline第四層：Stripline第五層：Powerplane第六層：soldersidemicrostrip信號佈線層第三種：此方式有較佳的ＥＭＩ特性，因為在Ｇround及Power平面間有較好之層間(decoupling)。第一層：componentside,microsrip信號佈線層第二層：埋入microstrip佈線層第三層：Groundplane第四層：Powerplane第五層：埋入microstrip佈線層第六層：solderside,microstrip佈線層八層板：有二種方式，第一種組態，提供較少的磁通量抵消，第二種組態因有較多的完整平面，提供最大的磁通量抵消。決定使用第一種或是第二種是基於所須佈線之NET的數量，元件密度(接腳數)，匯流排結構之大小，類比和數位電路，及可用的面積。第一種：因在電源及接地平面有較差之通量抵消，此為較差之堆疊方式有六層佈線層。第一層：componentside,microsrip信號佈線層第二層：埋入microstrip佈線層第三層：Groundplane第四層：Powerplane第五層：Stripline佈線層第六層：Stripline佈線層第七層：埋入microstrip佈線層。第八層：solderside,microstrip佈線層第二種：對RF電流有較緊密的磁通量抵消，此方式為較佳之堆疊方式，其有四層佈線層和四層平面。第一層：componentside,microsrip信號佈線層第二層：Groundplane第三層：Stripline佈線層第四層：Groundplane第五層：Powerplane第六層：Stripline佈線層第七層：Groundplane第八層：solderside,microstrip信號佈線層十層板：第一層：componentside,microsrip信號佈線層第二層：Groundplane第三層：Stripline佈線層第四層：Stripline佈線層第五層：Groundplane第六層：Powerplane第七層：Stripline佈線層第八層：Stripline佈線層第九層：Groundplane第十層：solderside,microstrip信號佈線層20-HRule：由於磁通的連結，RF電流存在於Powerplane之邊。此種層間耦合稱之(fringing)，通常僅見於高速的pcb，當使用高速邏輯及clock時電源平面間，會互相耦合RF電流且幅射至空中，要減低效應，所有電源平面要比相鄰的地平面小。元件的放置PCB佈局之前應先注意將元件放置(placement)在適當的位置，一方面需考慮電路板外部接線端子的位置，另一方面也需考慮不同性質的電路應予以適當的區隔。低階類比、高速數位以及雜訊電路(繼電器、高電流開關等等)應加以分隔以降低子系統間的耦合。當放置元件時，應同時考慮子系統電路間的內部電路繞線，特別是時序及震盪電路。為了去除EMI的潛在問題，應該系統化的檢查元件放置與線路佈局，返覆檢視及修正佈線一直到確定所有的EMI風險降低到最低為止，簡而言之，事先的防範是將低EMI干擾問題的首要原則。下圖說明將不同性質電路的區隔概念。將PCB上不同性質的電路予以隔離數位電路的雜訊與佈線類比電路的雜訊通常來自於電路板的外部，然而數位電路的雜訊則往往由內部產生，因此如何降低內部雜訊是數位電路板佈線的首要考量因素。在MCU為主的系統中最敏感的信號是時序、重置和中斷線路，震盪器在開機時尤為敏感。千萬不要將這些線路與高電流開關線路平行，如此易於被電磁交互耦合信號破壞。此效應容易破壞MCU經由中斷碼的執行，引起非預期的重置或中斷。時序信號受到干擾，將造成失相(losephase)使整個系統失去同步，由於MCU的執行是依據適當的時鐘脈波，因此不要期望它們能在EMI的干擾下恢復正常操作。震盪器或陶瓷共振時鐘是一種RF電路，必須繞線以減少它的發射位準及敏感性。圖15以一個震盪器或陶瓷共振器與DIP包裝的例子來說明，儘量將震盪電路的配置靠近MCU，若是震盪器或陶瓷共振器的本體很長，就放在PCB之下並將包裝接地。如果震盪器在PCB之外，就將MCU放在離