数字电子技术基础(第五版)第5章

第5章组合电路时序分析与自动化设计5.1传统数字电路设计技术存在的问题1.低速。2.设计规模小。3.分析技术无法适应需要。4.效率低成本高。5.可靠性低。6.体积大功耗大。7.功能有限。。8.无法功能升级。9.知识产权不易保护。5.2现代数字系统自动设计流程5.2.1设计输入图5-1应用于FPGA/CPLD的EDA开发流程5.2.1设计输入1.图形输入原理图输入状态图输入波形图输入2.HDL文本输入将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。5.2.2硬件描述语言硬件描述语言VHDL和VerilogHDL在现在EDA设计中使用最多，也拥有几乎所有的主流EDA工具的支持。VHDL在电子设计领域得到了广泛应用。能将以VHDL语言描述数字系统的程序“翻译”成数字电路结构图文件的软件工具称为VHDL综合器。5.2.3综合图5-2计算机软/硬件描述语言编译/综合工具的不同之处（A）软件语言设计目标流程（B）硬件语言设计目标流程C、ASM…程序软件程序编译器COMPILERCPU指令/数据代码：0100101000101100VHDL/VERILOG程序硬件描述语言综合器COMPILER为ASIC设计提供的电路网表文件QDJQK（a）（b）SYNTHESIZER5.2.4适配图5-1应用于FPGA/CPLD的EDA开发流程5.2.5时序仿真与功能仿真5.2.6编程下载5.2.7硬件测试5.3QuartusII简介图5-3QuartusII设计流程图形或HDL编辑编程器设计输入综合或编译适配器件下载仿真Analysis&Synthesis（分析与综合）Filter（适配器）Assembler（编程文件汇编）TimingAnalyzer（时序分析器）5.4原理图输入设计实例5.4.1电路原理图编辑输入图5-4选择编辑文件类型（1）新建一个文件夹。（2）打开原理图编辑窗。5.4.1电路原理图编辑输入图5-5打开原理图编辑窗（2）打开原理图编辑窗。图5-6调入需要的宏功能元件（Symbol）74138（3）编辑构建电路原理图。图5-7示例电路图（3）编辑构建电路原理图。（4）文件存盘。图5-8利用“NewPrejectWizard”创建工程EXAMP15.4.2创建工程（1）打开建立新工程管理窗。图5-9将所有相关的文件都加入进此工程5.4.2创建工程（2）将设计文件加入工程中。图5-10选择目标器件EP2C8Q208C85.4.2创建工程（3）选择目标芯片。图5-11EXAMP1工程管理窗5.4.2创建工程（4）工具设置。（5）结束设置。图5-1274138的真值表5.4.3功能分析图5-13选择目标器件EP2C5T144C85.4.4编译前设置（1）选择FPGA目标芯片。图5-14选择配置器件的工作方式5.4.4编译前设置（2）选择配置器件的工作方式。图5-15选择配置器件型号和压缩方式（3）选择配置器件和编程方式。（4）选择目标器件闲置引脚的状态。（5）双功能引脚选择。图5-16全程编译后出现报错信息5.4.5全程编译图5-17选择编辑矢量波形文件图5-18波形编辑器5.4.6逻辑功能测试（1）打开波形编辑器。图5-19设置仿真时间长度5.4.6逻辑功能测试（2）设置仿真时间区域。图5-20vwf激励波形文件存盘5.4.6逻辑功能测试（3）波形文件存盘。图5-21向波形编辑器拖入信号节点5.4.6逻辑功能测试（4）将工程EXAMP1的端口信号名选入波形编辑器中。图5-22设置好的激励波形图5.4.6逻辑功能测试（5）编辑输入波形（输入激励信号）。图5-23选择仿真约束和控制5.4.6逻辑功能测试（6）仿真器参数设置。图5-24仿真波形输出5.4.6逻辑功能测试（7）启动仿真器。（8）观察仿真结果。图5-25AI与SO的延时波形显示5.4.6逻辑功能测试（8）观察仿真结果。5.5硬件测试图5-26图5-4所示电路于EP2C5T144内的引脚锁定情况5.5.1引脚锁定图5-27AssignmentEditor编辑器表格式引脚锁定对话框5.5.1引脚锁定图5-28选择编程下载文件和下载模式5.5.2对FPGA编程配置（1）打开编程窗和配置文件。图5-29加入编程下载方式5.5.2对FPGA编程配置（2）设置编程器。图5-30双击选中的编程方式名（3）硬件测试。（4）编程配置器件。5.6用HDL来表述广义译码器5.6.1用HDL表述真值表与设计1.HDL表述图5-313-8译码器真值表图5-9的HDL的CASE语句表述图5-32将程序变成一个可以调用的原件模块2.将VHDL文本表述转化为电路元件图5-33选择已生成好的元件DECD383.完成电路设计图5-34将3-8译码器DECD38调入原理图编辑窗3.完成电路设计图5-35用新的3-8译码器DECD38连接好电路3.完成电路设计4.逻辑功能测试图5-36表4-3的CASE语句表述5.6.2三人表决电路的CASE语句设计图5-38表决电路的仿真波形5.6.2三人表决电路的CASE语句设计图5-37表决电路图5-39图5-31所示的VHDL的另一种表述方法5.6.3用HDL对真值表的其它表述方式1.多输出赋值端口表达方式和原理图连接方式图5-40用DECD38A元件连成的电路图5.6.3用HDL对真值表的其它表述方式1.多输出赋值端口表达方式和原理图连接方式图5-41多路选择器原理图2.文字表达方式的多路选择器设计5.6用HDL来表述广义译码器图5-428位四通道选一型多路选择器“真值表”描述2.文字表达方式的多路选择器设计图5-43含条件判断情况的“真值表”表达3.含有条件判定情况的真值表的CASE语句表述图5-44两个真值表合并表述图5-45对应电路元件符号4.利用IF语句选择不同的真值表实验5-1．用译码器74LS138和与非门实现指定逻辑函数按照5.4节的流程，使用QuartusII完成例4-6的设计。包括创建工程、在原理图编辑窗中绘制图5-7电路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测试。完成实验报告。5-2．用两片7485设计一个8位比较器按照图4-42的电路，用两片四位二进制数值比较器7485串联扩展为8位比较器。，使用QuartusII完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。完成实验报告。实验5-3．设计8位串行进位加法器首先根据图4-37，用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。5-4．设计八位十进制数动态扫描显示控制电路1.根据电路图图4-26利用QuartusII，用7448和74138宏功能元件设计实现八位十进制数动态扫描显示控制电路，并在实验系统上控制7段数码管。位选信号S2、S1、S0可以用3个键控信号手动控制。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。2.给出真值表，以上所有控制电路用同一CASE语句表达出来，然后硬件实现。实验5-5．设计一个16进制7段显示译码器根据4.4.5节，用HDL的CASE语句设计一个可以控制显示共阴7段数码管的16进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A是最低位；输出有8位：p、g、f、e、d、c、b、a，其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示“A”，输入DCBA=1010；若小数点不亮，则输出pgfedcba=01110111=77H。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中对共阴数码管进行硬件测试。完成实验报告。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如下图所示。实验5-6．设计一个5人表决电路1.模仿5.6.2节，用CASE语句设计一个5人表决电路，参加表决者5人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之、引脚锁定、编程下载、硬件测试。完成实验报告。2.在QuartusII上用74系列比较器重新设计这个项目。完成实验报告。