组合逻辑电路课件

第6章组合逻辑电路学习要点：•组合电路的分析方法和设计方法•利用数据选择器和译码器进行逻辑设计的方法•加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第6章组合逻辑电路6.2组合逻辑电路的分析与设计方法6.3编码器6.4译码器6.5数据选择器和分配器6.6加法器和数值比较器返回主目录6.1概述6.7组合逻辑电路中的竞争冒险退出6.1概述在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）组合逻辑电路…………I0I1In-1Y0Y1Ym-1……输入输出),,,(),,,(),,,(110111101111000nmmnnIIIfYIIIfYIIIfY按此按钮返回主菜单6.2组合逻辑电路的分析与设计方法6.2.1组合逻辑电路的分析方法6.2.2组合逻辑电路的设计方法退出ABCY&&&&6.2.1组合逻辑电路的分析方法逻辑图逻辑表达式11最简与或表达式化简2ABY1BCY2CAY31Y2Y3YY2CABCABY从输入到输出逐级写出ACBCABYYYY321ABCY00000101001110010111011100010111最简与或表达式3真值表CABCABY34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4Y3≥1≥111ABCYY1Y2≥1逻辑图BBACBABYYYYBYYYBAYCBAY21321321逻辑表达式例：BABBABBACBAY最简与或表达式真值表ABCY00000101001110010111011111111100ABCY&用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能ABBAY真值表电路功能描述6.2.2组合逻辑电路的设计方法例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B合向左侧时为0，合向右侧时为1；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。ABY0001101110011穷举法1(参见课本P16的例2.2.1)2逻辑表达式或卡诺图最简与或表达式化简32ABBAY已为最简与或表达式4逻辑变换5逻辑电路图ABY&&&&ABY=1用与非门实现ABBAYBAY用异或门加非门实现真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法1ABCYABCY000001010011000010010111011101112ABCCABCBAmmmY7652逻辑表达式ABC0001111001ABACY&&&3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC5ACABY6本节小结①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。6.3编码器6.3.1二进制编码器6.3.2二-十进制编码器退出6.3.2优先编码器实现编码操作的电路称为编码器。输入输出Y2Y1Y0I0I1I2I3I4I5I6I70000010100111001011101116.3.1二进制编码器3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4I3I2I1I0Y2Y1Y0I7I6I5I4I3I2I1I0Y2Y1Y0(a)由或门构成(b)由与非门构成≥1≥1≥1&&&逻辑表达式逻辑图输入I输出Y3Y2Y1Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)00000001001000110100010101100111100010016.3.2二-十进制编码器8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y0(a)由或门构成≥1≥1≥1≥1I9I8I7I6I5I4I3I2I1I0(b)由与非门构成Y3Y2Y1Y0&&&&逻辑图1、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输入I7I6I5I4I3I2I1I0输出Y2Y1Y01　×　×　×　×　×　×　×0　1　×　×　×　×　×　×0　0　1　×　×　×　×　×000　1×　×　×　×00001×　×　×000001×　×0000001×00000001111110101100011010001000设I7的优先级别最高，I6次之，依此类推，I0最低。真值表6.3.3优先编码器12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑图1111≥1≥1&≥1&Y2Y1Y0I7I6I5I4I3I2I1I08线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成3位二进制优先编码器VCCYSYEXI3I2I1I0Y0I4I5I6I7STY2Y1GND16151413121110974LS14812345678Y2Y1Y0YSYEXSTI7I6I5I4I3I2I1I0679151474LS1485432113121110(a)引脚排列图(b)逻辑功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX＝0表示是编码输出；YEX＝1表示不是编码输出。集成3位二进制优先编码器74LS148输入输出ST01234567IIIIIIII012YYYEXYSY1000000000×　×　×　×　×　×　×　×111111110×　×　×　×　×　×　×10×　×　×　×　×　×110×　×　×　×　×1110×　×　×　×11110×　×　×111110×　×1111110×1111111011111100000101001110010111011111100101010101010101集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效Y0Y1Y2Y3YEXY0Y1Y2YEXYS低位片STI0I1I2I3I4I5I6I7Y0Y1Y2YEXYS高位片STI0I1I2I3I4I5I6I7I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15&&&&*集成3位二进制优先编码器74LS148的级联16线-4线优先编码器优先级别从015~II递降I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y01×　×　×　×　×　×　×　×　×01×　×　×　×　×　×　×　×001×　×　×　×　×　×　×0001　×　×　×　×　×　×0000　1×　×　×　×　×0000　01×　×　×　×0000　001×　×　×0000　0001×　×0000　00001×0000　00000110011000011101100101010000110010000100003、8421BCD码优先编码器真值表优先级别从I9至I0递降逻辑表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图11111111I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y0≥1&≥1&≥1&≥1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的8421BCD码优先编码器。10线-4线优先编码器16151413121110974LS14712345678VCCNCY3I3I2I1I9Y0I4I5I6I7I8Y2Y1GND4、集成10线-4线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。6.4译码器6.4.1二进制译码器6.4.2二-十进制译码器6.4.3数码显示译码器退出6.4.4用译码器实现组合逻辑函数译码器可以是把一种代码转换为另一种代码的电路。把具有特定意义信息的二进制代码翻译出来的过程称为译码，实现译码操作的电路称为译码器。6.4.1二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70000010100111001011101111000000001000000001000000001000000001000000001000000001000000001真值表输入：3位二进制代码输出：8个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&&&&&&&&111A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0逻辑表达式逻辑图电路特点：与门组成的阵列3线-8线译码器2、集成二进制译码器74LS13816151413121110974LS13812345678VCCY0Y1Y2Y3Y4Y5Y6A0A1A