《集成电路制造工艺与工程应用》第二章课件

1、1《集成电路制造工艺与工程应用》讲义2018/09/281.应变硅技术：①应变硅工艺技术的物理机理②源漏区嵌入SiC应变技术③源漏区嵌入SiGe应变技术④接触刻蚀阻挡层应变技术2《集成电路制造工艺与工程应用》讲义2018/09/281.在硅衬底材料中，硅具有多能谷的能带结构，沿100方向上其导带由六个简并能谷构成，这六个简并能谷分别有六个导带极值，并且导带底附近的等能面形状为旋转椭球面，其电子有效质量在旋转椭球等能面的不同方向上有所不同，沿椭圆短轴运动和长轴运动的有效质量分别为𝑚𝑡和𝑚𝑙。2.假设电场强度𝐸𝑥沿𝑥方向的迁移率𝜇1，其余能谷中的电子，沿𝑥方向的迁移率𝜇2=𝜇3。设电子的浓度为𝑛，则每个能谷单位体积中有n/6个电子，电流密度𝐽𝑥应是六个能谷中电子对电流的贡献的总和。3.硅的𝑚𝑙=0.98𝑚0，𝑚𝑡=0.19𝑚0，所以𝑚𝑐=0.26𝑚0，𝑚0是电子惯性质量。电子电导有效质量xyz[100][010][001]Ex推到电导有效质量的示意图电导迁移率𝜇𝑐=𝑞𝜏𝑛𝑚𝑐，𝑚𝑐是电导有效质量。𝜇𝑐=13(𝜇1+?。

2、?2+𝜇3)𝐽𝑥=𝑛𝑞𝜇𝑐𝐸𝑥𝜇1=𝑞𝜏𝑛𝑚𝑙𝜇2=𝜇3=𝑞𝜏𝑛𝑚𝑡3《集成电路制造工艺与工程应用》讲义2018/09/281.当在[100]方向施加单轴张应力时，原有的六重简并的能谷（Δ6）也会发生分裂，分裂为两组：a)一组是向上移动的能量较高的二重简并能谷即次能谷（Δ2）；b)一组是向下移动的能量较低的四重简并能谷即主能谷（Δ4）。c)由于主能谷的能量较低，被电子占据的几率较大，对于沿[100]方向，其主能谷等能面的轴向垂直于[100]方向，电子的电导有效质量是𝑚𝑐=46∗𝑚𝑡=0.1267𝑚0，它比体硅的电子电导有效质量𝑚𝑐=0.26𝑚0小，所以施加单轴张应力可以降低张应力方向的电子电导有效质量。单轴张应力使导带分裂xyzΔ2Δ4[100][010][001]Δ6Δ2Δ44《集成电路制造工艺与工程应用》讲义2018/09/281.当硅受到压应力时能谷分裂，Δ2能谷能量上升，而Δ4能谷能量下降，它们之间存在较大的能量差，从而减小了Δ2和Δ4能谷之间的声子散射几率，电子散射几率降低。声子散射几率Δ2和Δ4能带底部发生应变前和。

3、之后的能量示意图--Δ2Δ4Δ4Δ25《集成电路制造工艺与工程应用》讲义2018/09/281.硅材料的价带非常复杂，为了简单描述硅发生应变时的能带变化情况，利用抛物线表示重空穴带（HH），轻空穴带（LH）和自旋-轨道耦合能带。2.在硅中引入应力后，不仅使轻重空穴带发生劈裂，而且能带形状也会发生改变：a)施加单轴压应力时的能带图，重空穴带和轻空穴带发生分裂，轻空穴带上升，重空穴带下降，空穴首先占据轻空穴带，空穴平均电导有效质量降低，空穴的电导有效质量是𝑚𝑝𝑙=0.16𝑚0。b)施加单轴张应力时的能带图，轻空穴带下降，重空穴带上升，空穴首先占据重空穴带，空穴平均电导有效质量升高，空穴的电导有效质量是𝑚𝑝ℎ=0.53𝑚0。单轴压应力使价带分裂HHLH自旋-轨道自旋-轨道HHLH自旋-轨道HHLH（a）（b）（c）6《集成电路制造工艺与工程应用》讲义2018/09/281.源漏区嵌入SiC应变技术被广泛用于提高NMOS的速度，它是通过外延生长技术在源漏嵌入SiC材料，从而对沟道产生应力，从而降低电子的电导有效质量和散射几率。2.硅的晶格常数是5.431Å，碳的晶格常数是3.57。

4、Å，硅与碳的不匹配率是34.27%，从而使得SiC的晶格常数小于纯硅，并且碳的晶格常数远小于硅的晶格常数，SiC材料只需很少的碳原子就可得到很高的应力。源漏区嵌入SiC应变技术Si衬底SiC外延应变材料7《集成电路制造工艺与工程应用》讲义2018/09/281.SiC材料外延生长工艺:a)选择性比较差，它在源漏凹槽衬底生长的同时，也会在氧化物等非单晶区域上生长，例如侧壁和STI上。b)可以通过CVD淀积和湿法刻蚀技术，进行多次淀积和多次刻蚀的方式完成外延生长SiC材料，因为利用CVD工艺可以在单晶硅衬底获得单晶态的SiC薄膜，而在氧化物等非单晶区域上得到非晶态的SiC薄膜，由于非晶态的薄膜SiC薄膜具有较高的刻蚀率，所以可以通过多次淀积和多次刻蚀循环在源漏单晶硅衬底上选择性生长出一定厚度的单晶态SiC薄膜。源漏区嵌入SiC应变技术8《集成电路制造工艺与工程应用》讲义2018/09/281.选取形成侧墙和LDD结构的工艺为起点。2.通过LPCVD淀积一层的SiO2氧化层，作为SiC外延生长的阻挡层。3.通过光刻和刻蚀，去除NMOS区域的SiO2氧化层。4.选择性刻蚀硅衬底，在NMOS源漏。

5、形成凹槽。5.在NMOS源漏凹槽硅衬底上外延生长SiC应变材料。外延生长SiC的工艺P-subNWPWP-subNWPWP-subNWPWP-subNWPWP-subNWPWn+n+n+(a)(b)(c)(d)(e)9《集成电路制造工艺与工程应用》讲义2018/09/281.源漏区嵌入SiGe应变材料可以提高PMOS的速度。它是通过外延生长技术在源漏嵌入SiGe材料，从而对沟道产生单轴压应力，改变硅价带的能带结构，降低空穴的电导有效质量。2.硅的晶格常数是5.431Å，锗的晶格常数是5.653Å，硅与锗的不匹配率是4.09%，从而使得SiGe的晶格常数大于纯硅。源漏区嵌入SiGe应变技术Si衬底SiGe外延应变材料10《集成电路制造工艺与工程应用》讲义2018/09/281.SiGe材料外延技术生长:a)源漏嵌入SiGe工艺的硅源有SiCl4，SiHCl3，SiH2Cl3和SiH4，锗源有GeH4，源中的氯原子（或者HCl）可以提高原子的活性，硅源中的氯原子（或者HCl）的数目越多，选择性越好，这是因为氯可以抑制Si在气相中在掩膜层表面成核。源漏区嵌入SiGe应变技术11《集成电路制造。

6、工艺与工程应用》讲义2018/09/281.利用LPCVD淀积一层的SiO2氧化层，作为SiGe外延生长的阻挡层。2.通过光刻和刻蚀，去除PMOS区域的SiO2氧化层。3.选择性刻蚀硅衬底，在PMOS源漏形成凹槽。4.通过外延技术，在PMOS源漏凹槽硅衬底选择性外延生长单晶态的SiGe薄膜，同时进行原子p型硼掺杂。外延生长SiGe的工艺P-subNWPWn+n+n+P-subNWPWn+n+n+P-subNWPWn+n+n+P-subNWPWn+n+n+SiGeSiGeSiGep+p+p+（a）（b）（c）（d）12《集成电路制造工艺与工程应用》讲义2018/09/281.接触孔刻蚀阻挡层应变技术（ContactEtchStopLayer-CESL）是利用Si3N4产生单轴张应力来提升NMOS速度和压应力来提升PMOS速度的应变技术。该应变技术仅适用于45nm及其以下工艺的短沟道器件，长沟道几乎不会获得好处。接触刻蚀阻挡层应变技术13《集成电路制造工艺与工程应用》讲义2018/09/281.拉应力的Si3N4薄膜：Si3N4薄膜中也会含有H原子，它主要以Si-H和N-H的形式存在。通过。

7、改变H原子的含量可以调节Si3N4薄膜的应力，H原子的含量越高Si3N4薄膜的应力就越小，早期的工艺是通过控制气体的比例、高频电源功率和反应温度来调节H原子的含量，更先进的工艺制程中引入紫外光照射条件，利用紫外光可以打断Si3N4薄膜中的Si-H和NH键，形成更强的Si-N键。2.压应力的Si3N4薄膜：可以利用双频射频电源的PECVD淀积压应力的Si3N4薄膜，双频射频电源是指它包含高频射频电源和低频电源。淀积压应力的Si3N4薄膜的气体源除了包含SiH4和NH3外，还包含H2和Ar。利用高频射频电源可以电解重原子气体Ar，形成Ar+等离子体，再利用低频电源加速Ar+离子形成高能离子体，再利用高能离子体轰击效应，使得Si3N4薄膜更为致密，形成压应力。接触刻蚀阻挡层应变技术14《集成电路制造工艺与工程应用》讲义2018/09/281.选取45nm工艺技术已经形成金属硅化物的工艺为起点。2.通过LPCVD淀积一层的SiO2氧化层和通过紫外光PECVD淀积高应力的覆盖层Si3N4，Si3N4提供双轴拉应力。3.通过光刻和干法刻蚀，去除PMOS区域的覆盖层Si3N4。4.通过LPCVD淀积。

8、一层的SiO2氧化层和通过双频射频电源PECVD淀积高应力的覆盖层Si3N4，Si3N4提供双轴压应力。5.通过光刻和干法刻蚀，去除NMOS区域的第二次淀积的覆盖层Si3N4。接触刻蚀阻挡层工艺P-subNWPWn+n+p+p+p+n+P-subNWPWn+n+p+p+p+n+P-subNWPWn+n+p+p+p+n+P-subNWPWn+n+p+p+p+n+P-subNWPWn+n+p+p+p+n+(a)(b)(c)(d)(e)15《集成电路制造工艺与工程应用》讲义2018/09/282.HKMG技术：①衬底量子效应②多晶硅栅耗尽效应③等效栅氧化层厚度④栅直接隧穿泄漏电流⑤HKMG工艺技术⑥金属嵌入栅极工艺技术⑦金属替代栅极工艺技术16《集成电路制造工艺与工程应用》讲义2018/09/28MOS器件的尺寸减少到90nm以下：1.栅氧化层厚度也不断减小，栅氧化层的厚度小于2nm，载流子的物理特性不再遵从经典理论，其量子效应会变得非常显著。2.在1～1.2V电压下，栅极在垂直于沟道的方向上的沟道表面反型层的电场强度很强，表面能带强烈弯曲，栅氧化层与衬底界面的强垂直电场会形成一个势阱，载流。

9、子被限制在一个很窄的沟道表面的势阱内，这种局域化导致垂直于界面方向载流子运动的二维量子化，使传导载流子成为只能在平行界面方向运动的二维电子气。衬底量子效应(a)ECEVEFECEVEF电子浓度衬底衬底栅CgCoxCsub电子分布XacXgd(c)深度经典量子效应(b)Xac17《集成电路制造工艺与工程应用》讲义2018/09/281.当栅与衬底之间存在压差时，它们之间存在电场，使多晶硅靠近氧化层界面附近的能带发生弯曲，并且电荷耗尽，从而形成多晶栅耗尽区。该耗尽区会在多晶硅栅与栅氧化层之间产生一个额外的串联电容。当栅氧化层厚度减小到2nm以下，此电容的影响也会变得越来越严重，已经不再可以忽略。多晶硅栅耗尽效应(a)ECEVEFECEVEF栅衬底衬底栅CgCoxCsubXgd(b)VgVoxφsφgXgdXac(c)衬底栅栅氧化层18《集成电路制造工艺与工程应用》讲义2018/09/281.MOS器件的栅介质的电学厚度是栅中电荷的质心与衬底电荷的中心的距离，随着栅极氧化层厚度不断缩小到2nm以下，器件的栅极与衬底形成电容的大小受到沟道中反型层载流子量子效应和反向偏置时栅极耗尽层的附加电容的。

10、影响变得越来越严重，所以对栅氧化层的电学分析的时候也必须把栅极耗尽层和量子效应附加的电容。2.电容的有效厚度（CapacitanceEffectiveThickness，CET），CET也称电容介质的电学厚度：𝐶𝐸𝑇𝑉=𝜀𝑜𝜀𝑆𝑖𝑂2𝑆𝑔𝑎𝑡𝑒𝐶(𝑉)。𝜀𝑜是真空介电常数，𝜀𝑆𝑖𝑂2是SiO2的介电常数，𝑆𝑔𝑎𝑡𝑒是栅面积。3.介质的等效氧化层厚度（EquivalentOxideThickness，EOT）𝐸𝑂𝑇=𝜀𝑆𝑖𝑂2𝜀𝑜𝑥𝑡𝑜𝑥𝜀𝑜𝑥是替代介质的介电常数，𝑡𝑜𝑥是替代介质物理厚度。4.1𝐶𝑔=1𝐶𝑔𝑑+1𝐶𝑜𝑥+1𝐶𝑎𝑐=𝑋𝑔𝑑𝜀𝑜𝜀𝑠𝑖+𝑡𝑜𝑥𝜀𝑜𝜀𝑜𝑥+𝑋𝑎𝑐𝜀𝑜𝜀𝑠𝑖式中，真空的介电常数𝜀𝑜=8.85×10−12F/m；硅的介电常数𝜀𝑠𝑖=11.7；SiO2的介电常数𝜀𝑆𝑖𝑂2=3.95.𝐶𝐸𝑇=𝜀𝑜𝜀𝑆𝑖𝑂2𝑆𝑔𝑎𝑡𝑒𝐶(𝑉)=𝜀𝑜𝜀𝑆𝑖𝑂2𝑆。