80阻抗规格对电路板设计制造的影响

1阻抗規格對電路板設計、製造之影響摘要：『阻抗』在一般印刷電路板從業人員觀念裡，是一個既熟悉又陌生的名詞，熟悉的原因是─『阻抗』在產品規格中出現的頻率越來越高，且幾乎是高階電路板的必要規格；而陌生的原因是─『阻抗』是一個綜合的指標，是印刷電路板整體製程及管理能力的表現，如非經一番剖析，想要針對其良率改善亦不知如何著手。本文將從為何要作阻抗控制的原因出發，探討作阻抗板設計及製造時所將面臨的問題及解決方法，最後則以推測阻抗規格將對印刷電路板產業的影響作為本文結尾。一、前言：電子產業一般可粗分為三類：系統產品(systemproduct)、電子元件(electronicdevice)、互連線(interconnect)。而其背後各有不同的驅動力量使該產業不斷的前進，對系統產品而言，其驅動力量來自於使用者對於產品輕薄短小、省電耐用、便宜又有個性的期待，一言以蔽之即Nokia所謂之『科技始終來自於人性』；其次對於電子元件而言，在本益比(performancetocostratio)以十倍數提高的驅動力下，製程尺寸以平均每三年縮小為70%的速度發展(Intel前總裁AndyGrove在其所著『十倍數時代』一書中提及半導體產業的本益比平均每三年2向上提升十倍)，但伴隨著製程尺寸縮小而來卻有工作頻率提高、工作電壓降低、電晶體耗電量降低、電壓容許雜訊降低等效應，導至在低頻時所不需要考慮的問題一一浮現，使得在設計上的複雜度提升(如附表1-1)；對屬於互連線(interconnect)產業的印刷電路板而言，因其扮演在子系統─子系統或元件─元件間傳遞訊號的特性，為了滿足自系統產品及電子元件兩端而來的要求，使其有兩個主要的發展方向：1.高密度的印刷電路板：其主要技術為細線、小孔、盲孔、埋孔。2.高頻電子元件封裝基板，或高速電子產品之電路板：其主要技術為低介電係數、低耗損材料、薄介電層厚度、精密的阻抗控制等。表1-1數位訊號頻率及其相關設計考量的關係訊號頻率線路電磁輻射的臨界線長要求阻抗控制的臨界線長不考慮雜訊控制的臨界線長訊號週期時間工作電壓25MHZ24”12”1.50”40ns5V33MHz18”9”1.10”30ns5V50MHz12”6”0.75”20ns5V/3.3V66MHz9”4.5”0.55”15ns5V/3.3V/2.5V75MHz8”4”0.50”13.3ns5V/3.3V/2.5V83MHz7”3.5”0.45”12ns3.3V/2.5V100MHz6”3”0.35”10ns3.3V/2.5V/1.5V133MHz5”2.5”0.30”7.5ns3.3V/2.5V/1.5V150MHz4”2”0.25”6.7ns2.5V/1.5V3然伴隨著訊號頻率提高所產生的設計考量，主要有以下列三點：如附圖1-11.正時：因高頻訊號週期時間變短，而導至訊號保存時間變短及訊號設置時間變短。2.訊號品質：因高頻訊號工作電壓降低，而導至其訊號雜訊容忍度變小，但是高頻訊號又會產生較大的雜訊。3.電磁輻射干擾：高頻訊號容易產生輻射，也易受輻射干擾。由以上的討論可知，隨著半導體元件製程尺寸降低，電子元件的頻率提高、工作電壓降低，容忍雜訊範圍亦隨之降低，此時如系統構裝所產生的雜訊無法跟著降低，系統將無法穩定工作。又因將近75%的系統雜訊是因互連線(interconnect，包含元件封裝、印刷電路板、連接器等)而產生，所以如何有效降低互連線所產生的系統雜訊已成為上升時間保存時間工作電壓設置時間容忍雜訊時脈長度頻率100MHz的時脈長度為10ns圖1-14高速電子系統設計中之重要課題，其中包含了如何降低訊號與地之間的切換雜訊、訊號線與訊號線之間耦合雜訊、互連線本身的直流壓降、互連線與互連線及互連線與元件之間的反射雜訊，如附圖1-2。接下來我們將討論阻抗控制與系統雜訊的關係。高頻訊號在傳遞的過程中其行為應該被視為是波的傳遞，而波在介質中傳遞的特性可以用圖1-3描述，當波由一介質入射另一介質時，將在介面上產生反射波及透射波，但反射波的產生，一方面將使得透射波的能量耗損，再方面亦產生了系統所不希望產生的反射雜訊而干擾了後來的訊號。然而只要有此不連續的介面存在，則必然會有反射波產生，要消除反射波則需先消除此不連續之介面。同理，系統中的訊號傳遞也有這種不連續介面存在，當訊號從一個元件1透過電路板傳到另一個元件2時其路徑大致如下：(IC1--Package1--Board--Package2--IC2)，其中當元件、封裝、電路板的阻抗不一樣時，不連續的介面即因運而生，GndlossdTvardVeeIRloss(Z)ImpedanceMismatchCrosstalk(C)SwitchingNoise(L)圖1-2雜訊主要來自於互連線之寄生電阻、電容、電感及阻抗5所以阻抗控制其實就是讓系統中每一個部份都具有相同的阻抗值，而其目的則在消除介面的反射雜訊。如果阻抗並不匹配時，則介面將產生反射雜訊的大小ViZZZZVr0101，其中Vr為反射雜訊電壓，Vi為入射雜訊電壓。而一般對電路板阻抗規格的訂定是以系統阻抗Z0()%Z0表示，現以兩個實例10%和5%比較其對反射雜訊所產生的影響，1.規格為10%：ViViZZZZVr%7.4001.1001.12.規格為5%：ViViZZZZVr%4.20005.10005.1所以當阻抗允許規格趨於嚴格時，因阻抗不匹配所造成的系統雜訊也會因此降低，而這也是為何在高速系統中印刷電路板阻抗規格日趨嚴格的主要原因，此外一片電路板上通常有許多的元件，所以改善了電法線入射波透射波反射波Z0Z1不反射如果Z1=Z0VS圖1-36路板的阻抗控制，也等於改善了電路板與每一個元件間介面阻抗匹配的問題，這遠比改善每一元件或其包裝的阻抗匹配要容易得多，因此我們可推論阻抗控制在電路板設計及製造上的重要性將與日繼增。對於印刷電路板阻抗控制而言，其核心問題主要有二：參考附圖1-41.如何作好阻抗設計工作：即是讓所有阻抗分佈的平均值接近規格的中值，以統計品管的語言來說即設法讓Ca=0(如附圖1-4之右圖)，此工作目標最終一定可以達成，至少可以靠不斷試產並根據試產的阻抗平均值結果更改設計而達成。2.如何作好阻抗製造工作：即讓阻抗分佈如右圖般有較窄的分佈，而非如左圖般較寬的分佈，以統計品管的語言來說即設法讓sigma縮小，此項工作不光是直接影響到電路板阻抗的良率，也會間接的影響到系統的穩定性，因為如左圖的分佈，電路板阻抗在規格邊緣的比例遠大於右圖，也就是說電路板有更大的機會產生更多的雜訊。規格下限規格上限規格中值好的阻抗設計及製造不良的阻抗設計及製造阻抗不合格的區域圖1-47二、電路板阻抗設計：在印刷電路板中常見的線路結構主要有以下三種：Microstripline,Stripline,Dual-stripline，而其阻抗值可以分別由下列所對應之半經驗公式求得近似值，如圖2-1。由以上可知，阻抗設計簡單來說就是找一組參數(介電係數Er,線寬W,介電層厚度H,銅厚T)的組合，使這組參數代入公式中可以命中規格中值。但上述的半經驗公式因在其推導過程有些假設，使其應用範圍受到局限，同時也造成了預測值與實際值的的誤差，如@Microstripline:–Impedance@Stripline:–Impedance@Dual_stripline:–Impedance]8.098.5[41.187TWHLnErZ]8.09.1[60TWDLnErZ]8.0)2(9.1[])(41[80TWTALnTBAAErZTraceDielectricGroundPlaneWTHTraceTraceGroundPlaneGroundPlaneDielectricWAABTDTraceGroundPlanePowerPlaneWT圖2-18Microstipline公式的應用範圍為2Er15，0.1W/H3.0，且表面不蓋綠漆，在覆蓋綠漆後，阻抗值將降低，其如圖2-2所示；Stripline的公式假設為線路上下的絕緣層厚度相等，且應用範圍為W/H0.7，T/H0.7。為了解決上述應用範圍受局限導致預測與實際電路板阻抗相差太遠的問題，一些軟體公司提出了使用Finiteelement或Boundaryelement解線路結構之電磁場分佈，得到對應之R(電阻)、L(電感)、G(電導)、C(電容)矩陣，再利用CjGLjRZ計算其線路阻抗，或假0.020.040.060.080.0100.0120.013467910121315161819widthZo2116BeforeSolderMaskCoatingAfterSolderMaskCoating圖2-29設在無耗損的狀況下CLZ，如：AnsoftHFSS，ApsimRLGC，Paksi-E等。圖2-3、表2-1及表2-2為ApsimRLGC所解得之電感及電容矩陣。圖2-3：Linewidth/space=4mil/4mil，1/2OzCopper，Er=4.2Dielectircthickness=4mil/6mil表2-1：電感矩陣(nH/inch)Trace1Trace2Trace3Trace4Trace5Trace6Trace7Trace17.6248260.8848520.1118490.0140610.0018230.0002110.000022Trace20.8848527.5316330.8807450.1103070.0139940.0017740.000225Trace30.1118490.8807457.6012290.8791370.1107390.0140440.00182Trace40.0140610.1103070.8791377.5432160.8792620.1102840.01410108Trace50.0018230.0139940.1107390.8792627.599860.8806150.11217Trace60.0002110.0017740.0140440.1102840.8806157.5319890.888522Trace70.0000220.0002250.001820.0141080.112170.8885227.659395表2-2：電容矩陣(pF/inch)Trace1Trace2Trace3Trace4Trace5Trace6Trace7Trace13.722395-0.43682-4.13E-3-7.52E-5-1.43E-6-2.8E-8-5.3E-10Trace2-0.436823.819398-0.43563-4.23E-3-7.72E-5-1.52E-6-2.79E-8Trace3-4.13E-3-0.435633.783863-0.43409-4.09E-3-7.71E-5-1.42E-6Trace4-7.52E-5-4.23E-3-0.434093.812718-0.43432-4.23E-3-7.51E-5Trace5-1.43E-6-7.72E-5-4.09E-3-0.434323.78454-0.43564-4.13E-3Trace6-2.8E-8-1.52E-6-7.71E-5-4.23E-3-0.435643.819398-0.43664Trace7-5.3E-10-2.79E-8-1.42E-6-7.51E-5-4.13E-3-0.436643.705784但縱使模擬軟體可以正確的計算任意幾何形狀結構之RLGC矩陣，在實際應用上仍有一項系統變數(材料介電係數Er)需先行確認，否則此項變數將是主要誤差來源，因在印刷電路板中，介電層材料並不是均勻相，而是複合材料，又每種介電材料(如玻璃布、樹脂)介電係數並不相同，所以必需以實驗方法先求得其結構中的等效介電係數。以下將介紹一種求取Er的實驗方法，以Microst